王銀玲，李華聰

（西北工業(yè)大學(xué) 動力與能源學(xué)院，西安 710072）

飛機在服役過程中受外界環(huán)境（如氣溫、濕度、紫外線輻射、酸雨等）作用、表面處理和涂層缺陷、多余物堵塞排水孔等都可能引起局部腐蝕，腐蝕會影響材料的組織結(jié)構(gòu)性能，并產(chǎn)生疲勞裂紋。機身鋁蒙皮鉚接以及進氣道等部位常發(fā)生腐蝕，而裂紋通常由腐蝕造成，并在載荷作用下產(chǎn)生疲勞裂紋擴展，因此飛機的機翼大梁、發(fā)動機和起落架等部位常產(chǎn)生裂紋。在第一時間發(fā)現(xiàn)各類缺陷并對缺陷進行檢測和危害程度評估，對于保障飛機的安全飛行具有十分重要的意義。聲發(fā)射檢測是一種重要的無損檢測技術(shù)，它利用耦合在材料表面上的壓電陶瓷探頭，將材料內(nèi)聲發(fā)射源所產(chǎn)生的彈性波轉(zhuǎn)變?yōu)殡娦盘?，然后對電信號進行放大和處理，使之特性化，并顯示和記錄，從而獲得材料內(nèi)聲發(fā)射源的特性參數(shù)，通過分析即可獲得材料內(nèi)部的缺陷情況。

為了得到較高的采樣精度及傳輸速率，聲發(fā)射測試儀器通常采用有線的傳輸方式。而對于一些移動的物體，必須采用無線方式進行數(shù)據(jù)傳輸。然而無線傳輸數(shù)據(jù)量小，制約了聲發(fā)射測試儀器的數(shù)據(jù)采集速率及儀器的采樣精度，通常此類儀器只能采用簡化的波形特征參數(shù)方式。

1 聲發(fā)射遙測系統(tǒng)設(shè)計方案

聲發(fā)射檢測系統(tǒng)由下位機和上位機兩部分組成，基本體系結(jié)構(gòu)如圖1所示。下位機負(fù)責(zé)數(shù)據(jù)的采集、存儲及發(fā)送任務(wù)；上位機對發(fā)送的數(shù)據(jù)進行存儲、分析處理；下位機與上位機間的數(shù)據(jù)傳輸部分采用無線方式。通過圖1可以看到，下位機的核心是數(shù)據(jù)采集及其硬件方面的設(shè)計，而上位機主要負(fù)責(zé)對采集的數(shù)據(jù)進行處理。

圖1 聲音檢測系統(tǒng)基本體系結(jié)構(gòu)

1.1 下位機硬件設(shè)計

下位機是基于FPGA 控制的現(xiàn)場主機，系統(tǒng)硬件包括傳感器模塊、增益調(diào)節(jié)放大電路、ADC 模數(shù)轉(zhuǎn)換電路、FPGA 控制模塊、數(shù)據(jù)存儲模塊、無線傳輸模塊，硬件體系結(jié)構(gòu)如圖2所示。

圖2 下位機硬件體系結(jié)構(gòu)

聲發(fā)射信號的頻率分布與材料或構(gòu)件的具體特性有關(guān)，其范圍可從次聲波到超聲波，使用頻率在20kHz～2 MHz之間。由于該設(shè)計針對金屬構(gòu)件，其裂紋的聲發(fā)射信號檢測使用頻率的范圍在100～300kHz之間，故檢測系統(tǒng)選用頻帶在50～400kHz 的美國物理聲學(xué)公司的聲發(fā)射傳感器R15。前置放大電路將傳感器微弱的信號放大，設(shè)計選用美國物理聲學(xué)公司1220系列中帶通頻率范圍為100～300kHz的前置放大器。前置放大器的輸入有單端和差動兩種方式，分別配用不同的傳感器。差動傳感器和差動放大器具有較強共模電壓干擾抑制能力，可以適應(yīng)于較強的電磁干擾環(huán)境的聲發(fā)射信號檢測，但差動傳感器的靈敏度較低。該設(shè)計所采用的傳感器類型為單端諧振傳感器，為了與傳感器匹配且獲得較高的靈敏度，選用單端輸入的前置放大器。前置放大器有20、40、60dB三種信號放大率，對應(yīng)的輸出信號峰－峰值為20，20，6，現(xiàn)場可以通過信號的強弱選擇合適的波特率，以達到最優(yōu)的效果。前置放大器的信號與電源共用，供電要求為＋28V。經(jīng)過C1的信號VS2為交流信號，電容C1的作用是將直流分量濾除，剩下經(jīng)前置放大器放大的交流信號。AD 轉(zhuǎn)換要求輸入電壓最大不超過5V，所以在進行AD 轉(zhuǎn)換前首先要對輸入信號的幅度進行調(diào)制。

選擇ADA4898 作為調(diào)制電路中的放大器。ADA4898是一款超低噪聲和失真、單位增益穩(wěn)定、電壓反饋型運算放大器，工作電壓范圍為±5V 至±16V。它內(nèi)置一個線性、低噪聲輸入級，并具有內(nèi)部補償功能，可實現(xiàn)高壓擺率和低噪聲。ADA4898的帶寬為65 MHz，其內(nèi)置的消除電路可降低輸入偏置電流。

調(diào)制電路如圖3所示，VREF 為＋2.5V 的參考電壓，先通過前一級運放AR2－A 構(gòu)成增益為1的電壓跟隨，然后再通過后一級運放AR2－B 進行翻轉(zhuǎn)，輸出－2.5V 的參考電壓，最后將前置放大信號與－2.5 V 的參考電壓通過AR1 進行差分運算。在此電路中AR1的＋IN 和－IN 間的壓差可忽略不計，D1、D2兩個穩(wěn)壓二極管起限壓保護作用。由電路圖可得，要將輸出信號Vout的范圍設(shè)置在0～5V，取R3、R4、R5為1K，R2為7K。

圖3 增益調(diào)理電路

通過增益調(diào)理電路將信號轉(zhuǎn)變?yōu)?～5V，接下來進行AD 轉(zhuǎn)換。由于放大器的頻率范圍為100～300kHz，根據(jù)奈奎斯特采樣定理和探頭探測聲發(fā)射信號的頻率范圍，則要求AD 的采樣頻率為600kHz或以上，為了使重構(gòu)信號波形完美，AD 采樣頻率應(yīng)該在最高頻率的10倍以上。綜合考慮系統(tǒng)的要求及后期的可擴展性，AD 轉(zhuǎn)換選用單路模數(shù)轉(zhuǎn)換芯片AD 9240，其采樣精度為14bit，采樣速率為2.5 MSps。

AD 轉(zhuǎn)換電 路如圖4所 示，AD 9240 的7 腳 為FPGA 發(fā)送時鐘信號，VINA 和VINB 為模擬量輸入端。在該設(shè)計中采用單端輸入模式，增益調(diào)節(jié)后的信號ADCIN1接入AD9240的41腳作為輸入信號。AD 9240 的SENSE 引腳接地，VREF 輸出2.5V的標(biāo)準(zhǔn)電壓；OTR 引腳為信號幅值檢測端，當(dāng)AD 9240輸入信號幅值超出輸入范圍時將輸出高電平1；BIT1～BIT13為模數(shù)轉(zhuǎn)換后輸出的二進制信號。

圖4 AD 轉(zhuǎn)換電路

因為4路AD 同時采集，且要求各通道采樣間隔時間不大于1μs。而MCU 控制為順序操作，要做到各路1μs內(nèi)的延時很難辦到，所以就要考慮并行處理的可編程邏輯器件，通過FPGA 實現(xiàn)數(shù)據(jù)的高速采樣、讀取、存儲及處理等操作。可編程邏輯器件選用EP4CE6F17C8，EP4CE6F17C8芯片采用256 個引腳的FBGA 封裝形式，外部時鐘源為50 MHz，可以通過PLL 進行倍頻。由于FPGA 內(nèi)部沒有程序存儲單元，所以需要外部擴展，本設(shè)計采用M25P16（或EPCS16），其實質(zhì)是一個容量為16 Mbit串行FLASH 芯片，這對于存儲FPGA 中的程序綽綽有余，同時還可以存儲軟核NIOS II的應(yīng)用程序。JTAG 程序下載電路如圖5所示。

圖5 JTAG 下載電路圖

由于AD 轉(zhuǎn)換芯片選擇AD9240，其沒有片選使能引腳，如果以總線方式相連，需要通過硬件進行擴展，而這將增加設(shè)計復(fù)雜度，再者時序也不好控制。由于每個AD 接口需要14路數(shù)據(jù)線、一路時鐘信號一路OTR 溢出檢測共計16根信號線，當(dāng)4路AD 都與FBGA 相連需占用64個引腳。設(shè)計采用FPGA 引腳與AD 數(shù)據(jù)輸出接口直連，這樣利用FBGA 的并行處理可以實現(xiàn)真正意義上的4路信號同步采集，達到零延時。如果按2.5 MSps的采樣速率計算（數(shù)據(jù)寬度為16 位），則每路數(shù)據(jù)量為40 MBit，4路總的數(shù)據(jù)量為160 MBit，如此大量的數(shù)據(jù)不可以實時無線傳送出去，所以要加入一個暫時存儲單元，等一次聲發(fā)射事件結(jié)束后再將采集的數(shù)據(jù)全部傳送。由于每次聲發(fā)射時間不超過1s，所以可以將采集的4路數(shù)據(jù)首先存入SDRAM 中，等到一次聲發(fā)射事件結(jié)束后再通過無線方式傳到上位主機。

數(shù)據(jù)暫存單元選擇SDRAM，其型號為HY57V2562GTR，容 量256 Mit（16M＊16bit）、16bit總線，工作頻率133 MHz。本設(shè)計給其時鐘引腳頻率選擇2倍頻，即100 MHz。SDRAM 是整個FPGA 的緩存區(qū)，可以暫存數(shù)據(jù)。另外，由于本設(shè)計需要占用大量資源的NIOS II軟核，F(xiàn)PGA 內(nèi)部的ONCHIP RAM 無法滿足需求，而SDRAM 作為系統(tǒng)的“內(nèi)存”，保證了整個系統(tǒng)的穩(wěn)定運行，既存儲FPGA 運行時的程序，也存儲AD 轉(zhuǎn)換后的數(shù)據(jù)。SDRAM 的連接方式如圖6所示，S＿A［0…12］為地址線接口，BA0和BA1為SDRAM 的bank存儲選擇位；S＿DB［0…15］為16位數(shù)據(jù)線接口。

圖6 SDRAM 接口

通常在數(shù)據(jù)吞吐量大的地方采用FIFO 以實現(xiàn)數(shù)據(jù)緩沖，這種結(jié)構(gòu)又稱為乒乓結(jié)構(gòu)。乒乓結(jié)構(gòu)是一種典型的用于數(shù)據(jù)流控制的處理技巧，它通過對輸入輸出地址線的操作分別對輸入輸出數(shù)據(jù)塊進行切換，把經(jīng)過緩沖結(jié)構(gòu)的數(shù)據(jù)不停留的送到后續(xù)單元進行傳輸或運算等處理。整個乒乓結(jié)構(gòu)作為一個整體，對于輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不停頓的，符合流水線處理的思想，所以可以通過Quartus II軟件通基于QSYS快速建立片內(nèi)FIFO。

接下來設(shè)計無線通信部分，采集到的數(shù)據(jù)需要通過以太網(wǎng)實現(xiàn)無線發(fā)送，EP4CE6F17C8 可通過SOPC配置網(wǎng)絡(luò)接口。通信芯片采用低成本10／100M 以太網(wǎng)接口芯片DM9000A，采用48引腳的LQFP封裝，內(nèi)置16KB SRAM。此芯片可以實現(xiàn)以太網(wǎng)媒體介質(zhì)訪問層（MAC）和物理層（PHY）的功能，包括MAC數(shù)據(jù)幀的組裝拆分與收發(fā)、地址識別、CRC編碼校驗、MLT－3編碼器、接收噪聲抑制、輸出脈沖成形、超時重傳、鏈路完整性測試、信號極性檢測與糾正等。DM9000A 的總線寬度分為8bit和16bit兩種模式，每種定義時引腳有差異，本設(shè)計選擇總線寬度16bit模式配置，電路原理如圖7所示。

IOR＃為處理器讀命令，低電平有效；IOW＃為處理器寫命令，低電平有效；CS＃為片選使能信號；CMD 為命令類型，當(dāng)為高電平時訪問數(shù)據(jù)端口，當(dāng)為低電平時訪問地址端口；INT 為中斷請求信號，高電平有效；SD0～SD15 為處理器的16 位數(shù)據(jù)總線。為了提高開發(fā)速度以及無線傳輸?shù)目煽啃?，無線收發(fā)模塊采用成熟的技術(shù)方案。

圖7 以太網(wǎng)接口電路圖

1.2 下位機軟件設(shè)計

在整個數(shù)據(jù)采集模塊中，核心控制功能通過FPGA 完成，軟件開發(fā)采用Altera公司的Quartus II 11.0 開發(fā)環(huán)境。在設(shè)計中所需的硬件主要為FPGA、SDRAM、AD 轉(zhuǎn)換、網(wǎng)絡(luò)接口這幾部分，如何協(xié)調(diào)它們間的工作是設(shè)計中的重點，由于FPGA是并行操作，而順序操作對其顯得力不從心，一般常用的方案為FPGA＋MCU 的控制模式。由于放大、濾波以及增益調(diào)節(jié)已通過硬件完成，所以軟件設(shè)計只需要從模數(shù)轉(zhuǎn)換開始。FPGA 采用的是一種模塊化設(shè)計思想，各模塊系統(tǒng)具有獨立性及非時序性，使得完全意義的并行處理成為可能。

NIOS2是專為Altera公司開發(fā)的系列FPGA的軟核處理器，可以在FPGA 內(nèi)部建立一個軟核，通過它來控制外部芯片，建立的內(nèi)核如圖8 所示，F(xiàn)PGA 內(nèi)核主要由NIOS II核、SDRAM、JTAG＿UART、PIO、FIFO、On Chip Memory、System ID、EPCS、DMA、PLL、Ethernet等構(gòu)成。

當(dāng)給AD9240一個外部時鐘信號，則進行一次AD 轉(zhuǎn)換。由于本設(shè)計采樣最高頻率為300kHz，所以根據(jù)采樣定理及實際經(jīng)驗，最終采樣頻率取2.5 MHz比較合適，所以要對系統(tǒng)時鐘進行20 倍分頻，作為AD 轉(zhuǎn)換時鐘。為了實現(xiàn)4路AD 采樣同步，需要一個PLL 鎖相環(huán)。AD 轉(zhuǎn)換數(shù)據(jù)輸出格式如表1所示，數(shù)據(jù)寬度為14位。由于轉(zhuǎn)換后的數(shù)據(jù)存入SDRAM，而SDRAM 的數(shù)據(jù)位寬度為16位存儲，所以有2位數(shù)據(jù)寬度空閑。而AD 采樣共4路，所以在數(shù)據(jù)存儲到的時候?qū)⒆罡叩?位作為路選位，即00～11分別代表AD0～AD3的路選信號，與數(shù)據(jù)共同存儲。同時，將最高2位設(shè)置為通路標(biāo)志，可以在最后數(shù)據(jù)處理中進行校驗，防止跳變引起的數(shù)據(jù)通路不一致的錯誤。

圖8 FPGA 內(nèi)核

由于設(shè)計聲發(fā)射系統(tǒng)的工作狀況為檢測瞬時單個事件，而不是檢測物體的連續(xù)聲發(fā)射事件，所以需要檢測事件是否達到采集的條件，這就需要門限檢測。為此系統(tǒng)工作時4路AD 實時將采集的數(shù)據(jù)與給定值比較，當(dāng)達到觸發(fā)條件時4路AD 將轉(zhuǎn)換的數(shù)據(jù)依次存入SDRAM 中，直到單次事件結(jié)束，在這里強調(diào)的是受SDRAM 存儲影響以及聲發(fā)射事件特點，整個持續(xù)時間不超過1s。等一次聲發(fā)射事件結(jié)束后，通過無線網(wǎng)絡(luò)模塊將數(shù)據(jù)傳輸至上位機進行分析處理。

2 試驗數(shù)據(jù)及分析

為了驗證方案的有效性，需要對系統(tǒng)進行測試。通過信號發(fā)生器對4路AD端輸入頻率為300kHz、峰值電壓為20V 的正弦信號，通過上位機得到4組數(shù)據(jù)，選擇AD0路信號進行處理。由表1可知其最高計數(shù)值為16 384，而輸入電壓為20V，所以要將二進制數(shù)轉(zhuǎn)換為幅度為±10V 之間，其采樣間隔時間為0.4μs，任意選取95組數(shù)據(jù)，通過Matlab對數(shù)據(jù)擬合，結(jié)果如圖9所示。由圖可以看出，實際的波形幅值與給定有一個差值，一般不超過20%，而圖中的幅值衰減大約10%，這與放大器的實際放大倍數(shù)及AD轉(zhuǎn)換的量化誤差有關(guān)，這些都可以通過后期的數(shù)字信號處理進行軟件補償，而輸出的波形與輸入波形與相吻合，證明了硬件設(shè)計的正確性。

3 結(jié)語

目前聲發(fā)射檢測無線檢測相關(guān)研究工作正處于起步階段，筆者設(shè)計的無線高精度全波聲發(fā)射檢測儀器，對航空航天設(shè)備進行在線檢測，維護以及延長飛機的服役壽命具有一定的保障作用。

表1 AD9240輸出數(shù)據(jù)格式

圖9 采樣輸出波形圖

［1］吳繼華，蔡海寧，王誠.Altera FPGACPLD 設(shè)計（高級篇）［M］.北京：人民郵電出版社，2011.

［2］徐洋，黃智宇，李彥，等.基于Verilog HDL 的FPGA設(shè)計與工程應(yīng)用［M］.北京：人民郵電出版社，2009.

［3］王銀玲，孫濤，曾小進.基于單片機的以太網(wǎng)與RS485通信網(wǎng)關(guān)設(shè)計［J］.工礦自動化，2008（4）：92－94.