王海濱，劉超華

（海軍航空兵學(xué)院，遼寧 葫蘆島 125001）

一種多通道總線控制器設(shè)計(jì)

王海濱，劉超華

（海軍航空兵學(xué)院，遼寧 葫蘆島 125001）

隨著電子對(duì)抗在現(xiàn)代戰(zhàn)爭(zhēng)中作用地位的提升，利用模擬訓(xùn)練手段提升電子對(duì)抗能力是一種重要途徑。為了有效提升電子對(duì)抗模擬訓(xùn)練效果，提高模擬系統(tǒng)數(shù)據(jù)傳輸速率，同時(shí)簡(jiǎn)化系統(tǒng)硬件設(shè)計(jì)，提出了多通道總線控制器的設(shè)計(jì)思路，將FPGA作為USB總線與CAN總線的控制核心，根據(jù)系統(tǒng)時(shí)序要求實(shí)現(xiàn)了對(duì)總線控制器的邏輯控制。實(shí)踐表明，此種設(shè)計(jì)方法具有較高的可靠性、可擴(kuò)展性和效費(fèi)比。

電子對(duì)抗，多通道，控制器，模擬訓(xùn)練

0 引言

隨著信息技術(shù)的飛速發(fā)展，作戰(zhàn)模式發(fā)生了巨大變化，現(xiàn)代戰(zhàn)爭(zhēng)中飛行員面臨的空中環(huán)境非常復(fù)雜，而電子對(duì)抗系統(tǒng)能夠進(jìn)行告警，釋放有源干擾和無(wú)源干擾，能夠提高飛機(jī)在作戰(zhàn)中的生存能力［1］。隨著分布式仿真技術(shù)、計(jì)算機(jī)建模技術(shù)、虛擬現(xiàn)實(shí)技術(shù)和網(wǎng)絡(luò)技術(shù)的發(fā)展和應(yīng)用，為模擬訓(xùn)練提供了有效的實(shí)現(xiàn)途徑。由于模擬系統(tǒng)具有良好的交互性、可靠性、逼真性、系統(tǒng)兼容性以及可擴(kuò)展性等特點(diǎn)，因此，在訓(xùn)練中得到廣泛應(yīng)用。

電子對(duì)抗模擬系統(tǒng)是一種由計(jì)算機(jī)實(shí)時(shí)控制、多系統(tǒng)協(xié)調(diào)工作、能模擬電磁環(huán)境的模擬設(shè)備［2］，通常需要上位機(jī)與多臺(tái)下位機(jī)進(jìn)行數(shù)據(jù)交換，因此，在模擬系統(tǒng)的設(shè)計(jì)中，要求大量的信息能夠快速有效地在模擬系統(tǒng)的各個(gè)模塊之間進(jìn)行高速傳遞，同時(shí)還要求能及時(shí)采集各控制面板的開(kāi)關(guān)、電位器狀態(tài)、儀表顯示驅(qū)動(dòng)，這就需要一定的通信接口協(xié)議來(lái)實(shí)現(xiàn)數(shù)據(jù)的交互。目前，模擬系統(tǒng)通常采用CAN總線作為通信協(xié)議，根據(jù)模擬系統(tǒng)的結(jié)構(gòu)特點(diǎn)，分析了現(xiàn)場(chǎng)總線技術(shù)和FPGA技術(shù)的發(fā)展，根據(jù)模擬系統(tǒng)的實(shí)際需要和總線自身特點(diǎn)，選用了CAN總線來(lái)作為主機(jī)和現(xiàn)場(chǎng)設(shè)備的通信方式，并使用FPGA作為CAN總線節(jié)點(diǎn)結(jié)構(gòu)中的核心處理器，克服了目前大多數(shù)模擬系統(tǒng)采用單片機(jī)作為微處理器，可擴(kuò)展性差的缺點(diǎn)，并對(duì)模擬系統(tǒng)通信接口進(jìn)行了整體設(shè)計(jì)，極大地提高了模擬系統(tǒng)的可擴(kuò)展性。

1 總線控制器硬件設(shè)計(jì)

根據(jù)模擬系統(tǒng)硬件實(shí)現(xiàn)結(jié)構(gòu)，采用CAN總線作為通信協(xié)議，CAN（Controller Area Network）由于其靈活性好、功能完善、可靠性高，已經(jīng)被廣泛應(yīng)用到各個(gè)自動(dòng)控制領(lǐng)域，作為一種串行通信總線，已經(jīng)成為國(guó)際上應(yīng)用最廣泛的開(kāi)放式現(xiàn)場(chǎng)總線之一［3］。CAN總線協(xié)議具有兩個(gè)國(guó)際標(biāo)準(zhǔn)，分別是ISO11898和ISO11519。CAN總線具有根據(jù)優(yōu)先級(jí)的多主結(jié)構(gòu)、可靠的錯(cuò)誤檢測(cè)和處理機(jī)制、傳輸速率高、傳輸距離遠(yuǎn)（波特率低于5 kb/s時(shí)最遠(yuǎn)可達(dá)10 Km），其中IS011898是通信速率為125 kb/s～1 Mb/s的高速CAN通信標(biāo)準(zhǔn)，屬于閉環(huán)總線，總線最大長(zhǎng)度為40 m/1 Mb/s。由于電氣特性限制，即總線分布電容和分布電阻對(duì)總線波形的影響，CAN總線上最大節(jié)點(diǎn)數(shù)目為110個(gè)。在模擬系統(tǒng)的設(shè)計(jì)過(guò)程中，當(dāng)上位機(jī)與下位機(jī)或者系統(tǒng)多個(gè)模塊之間進(jìn)行數(shù)據(jù)交互時(shí)，選用CAN總線接口是非常適合的。

FPGA技術(shù)是實(shí)現(xiàn)嵌入式系統(tǒng)的最高形式，基于IP軟核的設(shè)計(jì)與應(yīng)用也必將成為替代硬核的一種發(fā)展趨勢(shì)，基于FPGA的Verilog語(yǔ)言設(shè)計(jì)的IP核能夠提供靈活性和性能更好的控制器。模擬系統(tǒng)通信接口的硬件設(shè)計(jì)，利用ALTERA公司Quartus II工具，以CAN總線作為通信協(xié)議，選用CYCLONE系列EP1C6作為CAN節(jié)點(diǎn)的核心處理器，其中PCA82C250是CAN總線接收器，SJA1000是CAN總線通信控制器，使用6N137進(jìn)行光電隔離，增強(qiáng)抗干擾能力，保護(hù)CAN總線控制器，在SJA1000T與PCA82C250之間其速度為10 MHz。模擬系統(tǒng)通信接口如圖1所示，F(xiàn)PGA在模擬系統(tǒng)通信接口中處于核心地位，向上通過(guò)USB總線與上位機(jī)進(jìn)行數(shù)據(jù)傳輸，向下通過(guò)CAN總線協(xié)議與模擬系統(tǒng)的各個(gè)子模塊進(jìn)行數(shù)據(jù)交互，一片F(xiàn)PGA能夠完成多個(gè)處理器完成的任務(wù)，極大地節(jié)省了硬件資源，運(yùn)用Verilog HDL編程，實(shí)現(xiàn)FPGA對(duì)同步Slave FIFO方式USB通信、SJA1000T控制及CAN節(jié)點(diǎn)之間的通信功能。

SJA1000芯片是一款獨(dú)立的CAN總線控制器，在原有的BasicCAN模式的基礎(chǔ)上增加了PeliCAN模式，并且這種模式能夠支持CAN2.0B協(xié)議。在SJA1000與CAN總線之間增加PCA82C250，主要是提高SJA1000的總線驅(qū)動(dòng)能力，同時(shí)還能增大通信距離，保護(hù)總線，降低射頻干擾，實(shí)現(xiàn)熱防護(hù)，提高系統(tǒng)的瞬間抗干擾能力等［4］。

在模擬系統(tǒng)通信接口硬件設(shè)計(jì)中，主要是CAN總線控制器、FPGA以及CAN總線收發(fā)器之間的接口電路設(shè)計(jì)。FPGA具有豐富的I/O端口，但其I/O接口電平為3.3 V，而SJA1000采用5V TTL電平標(biāo)準(zhǔn)，因此，需要使用74ALVC164245電平轉(zhuǎn)換器實(shí)現(xiàn)二者接口電平相匹配，SJA1000的AD0～AD7、片選信號(hào)CS、RD、WR、ALE、INT、MODE分別經(jīng)過(guò)電平轉(zhuǎn)換器再與FPGA的I/O相連。SJA1000的接收輸入端RX0與發(fā)送輸出端TX0經(jīng)光電耦合器6N137，與總線收發(fā)器PCA82C250的RXD和TXD相連，PCA82C250的CANH、CANL端口直接與CAN物理總線相連。PCA82C250具有可向總線差動(dòng)發(fā)送數(shù)據(jù)和從CAN總線控制器差動(dòng)接收數(shù)據(jù)的功能。SJA1000的RX1引腳與PCA82C250的VREF引腳相連，使用輸入比較器旁路功能，可減少內(nèi)部延時(shí)，增加正常通信的總線長(zhǎng)度。設(shè)計(jì)中選用FPGA作為USB與CAN總線節(jié)點(diǎn)的核心處理器，能夠在速度和體積上有更好的適應(yīng)性，可以增強(qiáng)模擬系統(tǒng)通信接口設(shè)計(jì)的靈活性和可擴(kuò)展性。選用ALTERA公司一款高性價(jià)比的cyclone FPGA EP1C，其工作電壓為3.3 V，內(nèi)核電壓1.5 V，采用0.13 um工藝技術(shù)，最大用戶I/O為185個(gè)，其內(nèi)部具有5 980個(gè)LEs，RAM空間共計(jì)92 160 bit，配置芯片選用EPCS1。

2 總線控制器軟件設(shè)計(jì)

模擬系統(tǒng)通信接口的軟件設(shè)計(jì)主要針對(duì)CAN總線節(jié)點(diǎn)的軟件進(jìn)行設(shè)計(jì)，這其中最核心的內(nèi)容就是設(shè)計(jì)SJA1000的接口邏輯程序，從而控制CAN總線的工作方式和工作狀態(tài)，進(jìn)行數(shù)據(jù)的發(fā)送和接收。由于SJA1000地址總線與數(shù)據(jù)總線復(fù)用，這就需要FPGA不僅要產(chǎn)生SJA1000讀寫控制引腳的信號(hào)邏輯，還需要模擬單片機(jī)等處理器產(chǎn)生對(duì)SJA1000的尋址信號(hào)，實(shí)際上是一個(gè)向SJA1000寫地址的過(guò)程。因此，設(shè)計(jì)的關(guān)鍵就是按照SJA1000技術(shù)手冊(cè)的時(shí)序要求，把SJA1000中的寄存器地址當(dāng)成數(shù)據(jù)寫入到SJA1000中，同時(shí)配合地址鎖存信號(hào)ALE和寫允許信號(hào)WR完成對(duì)SJA1000特定寄存器的命令字寫入。對(duì)于SJA1000的邏輯控制采用狀態(tài)機(jī)的來(lái)實(shí)現(xiàn)，如下頁(yè)圖2所示。主要包括起始態(tài)IDLE，ADDRESS、寫狀態(tài)（WR1～WR3）、讀狀態(tài)（RD1～RD3）。在FPGA程序編寫時(shí)，采用狀態(tài)機(jī)完成邏輯的設(shè)計(jì)，F(xiàn)PGA對(duì)SJA1000的控制模塊主要包括對(duì)SJA1000的初始化狀態(tài)、空閑狀態(tài)、查詢狀態(tài)、數(shù)據(jù)發(fā)送狀態(tài)和數(shù)據(jù)接收狀態(tài)。

2.1 SJA1000初始化邏輯

初始化邏輯的主要功能是在系統(tǒng)上電或重啟后，對(duì)SJA1000進(jìn)行初始化，以確定工作主頻、波特率、輸出特性等。初始上電，F(xiàn)PGA接收到復(fù)位信號(hào)后，則開(kāi)始對(duì)SJA1000內(nèi)部寄存器初始化。SJA1000支持兩種模式，即BasicCAN模式和PeliCAN模式，BasicCAN模式是上電后默認(rèn)的操作模式。ROM中存儲(chǔ)著初始化寄存器的地址和數(shù)據(jù)，控制模塊讀取地址，鎖存地址信號(hào)，將寫控制信號(hào)WR置低，打開(kāi)寫允許信號(hào)，把數(shù)據(jù)寫到復(fù)用總線上，對(duì)相應(yīng)地址的寄存器賦值。SJA1000的初始化邏輯主要包括工作方式的設(shè)置、驗(yàn)收濾波方式的設(shè)置、驗(yàn)收代碼寄存器和驗(yàn)收屏蔽寄存器的設(shè)置、中斷允許寄存器的設(shè)置、輸出控制寄存器和時(shí)鐘分頻器的設(shè)置等。SJA1000通信波特率是由總線定時(shí)器決定的，這就需要與后端節(jié)點(diǎn)的波特率相同才能進(jìn)行節(jié)點(diǎn)間的正常通信。需要注意的是，要等待SJA1000復(fù)位完成后才能進(jìn)行SJA1000的初始化，這就需要FPGA在上電后需要延時(shí)一段時(shí)間。在完成SJA1000的初始化設(shè)置以后，SJA1000就可以回到工作狀態(tài)，進(jìn)行正常的通信任務(wù)。

2.2 數(shù)據(jù)發(fā)送邏輯

程序采用查詢方式，進(jìn)入空閑狀態(tài)后就查詢狀態(tài)寄存器的狀態(tài)。如果收到寫信號(hào)則轉(zhuǎn)到寫過(guò)程。數(shù)據(jù)發(fā)送邏輯需要FPGA通過(guò)模擬總線的方法對(duì)SJA1000進(jìn)行控制，SJA1000的發(fā)送緩沖區(qū)的寄存器共有11個(gè)字節(jié)，其中前3個(gè)字節(jié)分別是幀信息字節(jié)和兩個(gè)標(biāo)識(shí)碼，后8個(gè)字節(jié)是數(shù)據(jù)。發(fā)送時(shí)，用戶需要將待發(fā)送的數(shù)據(jù)按特定的格式組合成一幀報(bào)文，送入SJA1000的發(fā)送緩沖區(qū)中，然后啟動(dòng)SJA1000發(fā)送即可。總線控制器寫周期的時(shí)序圖如圖3所示。根據(jù)寫周期的時(shí)序圖，在FPGA程序設(shè)計(jì)時(shí)，首先應(yīng)控制信號(hào)ALE、WR、RD、CS為非有效狀態(tài)，復(fù)用總線為發(fā)送緩沖區(qū)首地址，狀態(tài)轉(zhuǎn)移；控制ALE信號(hào)有效，使其他3個(gè)信號(hào)處于無(wú)效狀態(tài)，狀態(tài)轉(zhuǎn)移；設(shè)置片選信號(hào)CS有效，鎖存ALE、WR、RD非有效，寄存器地址被寫入，完成尋址，狀態(tài)轉(zhuǎn)移；WR信號(hào)有效，保持CS信號(hào)有效，ALE、RD無(wú)效，此時(shí)雙向復(fù)用總線的值為寫入寄存器的數(shù)據(jù)，狀態(tài)轉(zhuǎn)移；CS保持有效，WR信號(hào)置高無(wú)效，在WR上升沿，總線數(shù)據(jù)寫入到目的寄存器中，判斷發(fā)送緩沖區(qū)是否已經(jīng)寫滿，如寫滿則返回空閑狀態(tài)。需要注意的是，在向SJA1000發(fā)送緩存區(qū)送報(bào)文之前，必須先判斷發(fā)送緩沖區(qū)是否鎖定，如果鎖定則等待;判斷上次發(fā)送是否完成，如未完成則需等待發(fā)送完成。

2.3 數(shù)據(jù)接收邏輯

空閑狀態(tài)下查詢狀態(tài)寄存器完成后，如果收到讀信號(hào)，則轉(zhuǎn)到讀過(guò)程。與數(shù)據(jù)發(fā)送邏輯類似，從接收緩沖區(qū)中讀取一條報(bào)文也需要連續(xù)讀取11個(gè)字節(jié)，數(shù)據(jù)接收邏輯除了正常的報(bào)文數(shù)據(jù)接收，還要實(shí)現(xiàn)其他情況的處理。圖4所示為總線控制器讀周期的時(shí)序圖。其具體FPGA程序控制過(guò)程與數(shù)據(jù)發(fā)送邏輯相似，需要注意的是對(duì)接收緩沖區(qū)的數(shù)據(jù)讀取完畢后要釋放CAN接收緩沖區(qū)。

3 結(jié)束語(yǔ)

在電子對(duì)抗模擬系統(tǒng)設(shè)計(jì)過(guò)程中，采用了模塊化設(shè)計(jì)方法，將USB總線與CAN總線作為系統(tǒng)數(shù)據(jù)交互方式，同時(shí)利用FPGA完成了對(duì)多總線的邏輯控制，借助Quartus II環(huán)境編程產(chǎn)生SJA1000的片選信號(hào)、地址鎖存信號(hào)以及讀寫信號(hào)，完成系統(tǒng)數(shù)據(jù)的接收和發(fā)送，系統(tǒng)設(shè)計(jì)中采用SignalTap II Logic Analyzer工具對(duì)FPGA各接口信號(hào)進(jìn)行了測(cè)量，各輸出信號(hào)滿足SJA1000的接口時(shí)序要求，能夠?qū)崿F(xiàn)數(shù)據(jù)的有效傳輸。實(shí)踐表明，采用FPGA作為主控器，在電子對(duì)抗模擬系統(tǒng)中多通道總線控制器的設(shè)計(jì)是合理的，能夠滿足電子對(duì)抗訓(xùn)練需求，效費(fèi)比高，同時(shí)具有較好的可擴(kuò)展性和重組能力，在模擬系統(tǒng)設(shè)計(jì)領(lǐng)域具有廣泛的參考價(jià)值。

［1］侯印鳴.綜合電子戰(zhàn)——現(xiàn)代戰(zhàn)爭(zhēng)的殺手锏［M］.北京:國(guó)防工業(yè)出版社，2000.

［2］徐忠富，陳永光，熊玫，等.電子戰(zhàn)訓(xùn)練仿真系統(tǒng)開(kāi)發(fā)方法研究［J］.指揮控制與仿真，2007，29（3）:81-87.

［3］段守福，楊凱，徐慧.機(jī)載通信模擬訓(xùn)練系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)［J］.火力與指揮控制，2011，36（5）:149-152.

［4］Johnk E，Dietmayer K.Application Note Determination of Bit TimingParametersforSJA1000CAN Controller［Z］. AN97046，Philips Semiconductors，1997.

Design of Multi-channel Bus Controller

WANG Hai-bin，LIU Chao-hua
（Naval Air Force College，Huludao 125001，China）

With the electronic warfare role in modern war，the use of simulation training method to improve the ECM capability is an important way.In order to effectively enhance the EW simulation training effect，the simulation system data transmission rate is improved，and the system hardware design is simplified，the design idea of multi-channel bus controller is put forward，F(xiàn)PGA as the control core of USB bus and CAN bus，according to the system timing requirements realized the bus controller logic control.Practice shows that the method has the advantages of high reliability，scalability and cost effectiveness.

electronic countermeasure，multi-channel，controller，simulation training

E251

A

1002-0640（2015）10-0163-04

2014-08-18

2014-10-15

王海濱（1982- ），男，內(nèi)蒙古赤峰人，碩士，研究方向：電子對(duì)抗與信息作戰(zhàn)。