王志偉 張 煒

（平高集團(tuán)有限公司，河南 平頂山 467001）

1 硬件方案框圖（圖1）

圖1

2 模數(shù)轉(zhuǎn)換

模數(shù)轉(zhuǎn)換就是將模擬量轉(zhuǎn)換為數(shù)字量的過程。理論分析指出，只有適當(dāng)?shù)牟蓸宇l率才能真實(shí)地反映原始信號(hào)波形。經(jīng)驗(yàn)數(shù)據(jù)表明，至少使用4倍于信號(hào)最高頻率的采樣頻率才能保證不會(huì)丟失信號(hào)的任何信息。

AD7606 模數(shù)轉(zhuǎn)換芯片是AI 公司推出的一款高性能模數(shù)轉(zhuǎn)換芯片。它的主要特征是，8 通道雙極性模擬量輸入，最大輸入范圍±10V，軌對(duì)軌采樣保持，16 位并聯(lián)或串聯(lián)多種輸出方式，最高200k SPS 的采樣速率。完全符合一般用途的模擬信號(hào)采樣要求。使用3 片AD 可以同時(shí)完成24 路的模擬信號(hào)采集。

3 異步總線

異步通信總線提供可以在FPGA 和AD 之間提供一個(gè)隔離作用，同時(shí)完成AD 的輸出電平和FPGA 的I/O 電平對(duì)接。

SN74LVC16245 是由TI 公司設(shè)計(jì)的一款被專門用來做異步總線通信的芯片?？梢酝ㄟ^設(shè)置器件的（OE）、（DIR）可很容易實(shí)現(xiàn)總線的關(guān)閉、數(shù)據(jù)的雙向傳輸，并且數(shù)據(jù)的雙向傳輸功能基本上不需要額外的時(shí)序要求即可實(shí)現(xiàn)。

4 DSP+FPGA 結(jié)構(gòu)

DSP（Digital Singnal Processor）是一種具備完整指令系統(tǒng)的微處理器。片內(nèi)集成了控制單元、運(yùn)算單元、各種寄存器和通信單元等，同時(shí)還可以外擴(kuò)各種存儲(chǔ)器，具有強(qiáng)大的運(yùn)算能力和高運(yùn)算速度。TMS320F28335 是TI 公司的一款低端多功能DPS 芯片，內(nèi)嵌32 位高性能CPU、DMA 存儲(chǔ)器、增強(qiáng)型控制外設(shè)、32 位時(shí)鐘定時(shí)器、串行端口外設(shè)和內(nèi)部模數(shù)轉(zhuǎn)換器等豐富外設(shè)模塊。其運(yùn)算速度高達(dá)150MHz，單指令時(shí)鐘周期6.67ns。

FPGA（Field Programmable Gate Array）是作為專用集成電路（ASIC）領(lǐng)域中的半定制電路出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程成器件門電路有限的缺點(diǎn)。XC3S1200E 是Xilinx 一款基于90nm 技術(shù)，Virtex 架構(gòu)的高性價(jià)比FPGA，內(nèi)嵌硬核乘法器和數(shù)字時(shí)鐘管理模塊。具有120 萬個(gè)邏輯門數(shù)量，單元邏輯門成本達(dá)到相當(dāng)?shù)偷乃健７浅＿m合于邏輯和時(shí)序運(yùn)算。

相比較而言，DSP 的指令系統(tǒng)適合運(yùn)行高速算法，而FPGA 由于其全部邏輯由硬件電路完成，更適合于進(jìn)行高速的邏輯運(yùn)算及嚴(yán)格的時(shí)序約束，其內(nèi)部并行結(jié)構(gòu)也使其在高速的數(shù)據(jù)采集方面相對(duì)于DSP和單片機(jī)而言由巨大的優(yōu)勢(shì)，但其劣勢(shì)在于難以實(shí)現(xiàn)一些比較復(fù)雜的算法。因此，單獨(dú)采用FPGA 或者DSP 都不是數(shù)據(jù)采集的最佳方案。

DSP+FPGA 結(jié)構(gòu)可以使DSP 的高速數(shù)據(jù)處理能力和FPGA 的高速、復(fù)雜的組合邏輯和時(shí)序邏輯能力得到最充分的發(fā)揮。隨著大規(guī)模集成電路技術(shù)的發(fā)展，DSP+FPGA 結(jié)構(gòu)更顯現(xiàn)出巨大的優(yōu)越性。

5 軟件方案

5.1 DSP 部分

DSP 作為系統(tǒng)的核心控制器，負(fù)責(zé)給FPGA 發(fā)送數(shù)據(jù)轉(zhuǎn)換啟動(dòng)指令，讀取FPGA 內(nèi)的轉(zhuǎn)換結(jié)果，處理讀取的結(jié)果。上述功能可以使用一個(gè)定時(shí)中斷來完成。框圖如圖2。

圖2

5.2 FPGA 部分

FPGA 作為系統(tǒng)的執(zhí)行部件，一方面負(fù)責(zé)接受DSP 發(fā)出的數(shù)據(jù)轉(zhuǎn)換啟動(dòng)指令，啟動(dòng)AD 數(shù)據(jù)轉(zhuǎn)換，等待AD 轉(zhuǎn)換完成，讀取AD 轉(zhuǎn)換結(jié)果；另一方面接受DSP 發(fā)出的數(shù)據(jù)的讀取指令，上傳AD 轉(zhuǎn)換結(jié)果，清零內(nèi)部寄存器。軟件部分需要兩個(gè)功能模塊來實(shí)現(xiàn)，框圖如圖3、圖4。

圖3 AD 轉(zhuǎn)換控制功能框圖

圖4 FPGA 數(shù)據(jù)上傳至DSP 功能框圖

6 結(jié)束語

隨著FPGA 和DSP 的發(fā)展，DSP+FPGA 系統(tǒng)越來越得到廣泛的運(yùn)行。本文主要探討了利用DSP+FPGA 進(jìn)行高度模擬信號(hào)采集的應(yīng)用，說明了平臺(tái)的硬件搭接和軟件方案。此平臺(tái)結(jié)合了DSP 和FPGA 各自的優(yōu)點(diǎn)進(jìn)行搭建，符合兩者最優(yōu)配置，功能最大化原則。同時(shí)作者根據(jù)所述的硬件和軟件方案完成了硬件設(shè)計(jì)，分別在CCS3.3 和ISE10.1 的環(huán)境下完成了軟件的代碼編寫和調(diào)試。調(diào)試結(jié)果表明，所述方案可以實(shí)現(xiàn)10k SPS 的數(shù)據(jù)采集要求，采集結(jié)果完全滿足作者設(shè)計(jì)要求。

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［3］彭啟棕.管慶.DSP 集成開發(fā)環(huán)境-CCS 以及DSP/BIOS 的原理與應(yīng)用[M].電子工業(yè)出版社，2004.

［4］杜慧敏.基于Verilog 的FPGA 設(shè)計(jì)基礎(chǔ)[M].西安電子科技大學(xué)出版社，2006.