趙艷杰等

摘要：數(shù)字下變頻是全數(shù)字解調(diào)器中的關(guān)鍵技術(shù)之一，其性能好壞直接決定解調(diào)器的工作性能。給出一種基于FPGA的數(shù)字下變頻設(shè)計(jì)，詳細(xì)介紹正交變換、CIC抽取濾波及根升余弦滾降FIR低通濾波器的原理設(shè)計(jì)，并可編程設(shè)置各個(gè)模塊參數(shù)，自動(dòng)生成及動(dòng)態(tài)配置濾波器系數(shù)。該設(shè)計(jì)在Xilinx公司XC3S4000 FPGA芯片的硬件平臺(tái)和ISE 9.2開(kāi)發(fā)環(huán)境下，采用Verilog語(yǔ)言編程實(shí)現(xiàn)，經(jīng)過(guò)實(shí)際通信系統(tǒng)驗(yàn)證，在全數(shù)字解調(diào)器中很好地完成了多載波、多速率信號(hào)的數(shù)字下變頻處理功能，具有很強(qiáng)的靈活性、穩(wěn)定性和可擴(kuò)展性。

關(guān)鍵詞： 數(shù)字下變頻； CIC； FPGA

中圖分類號(hào)：TN92 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1674-1161（2014）06-0051-04

為了更好地體現(xiàn)軟件無(wú)線電體系中在盡可能靠近天線的地方使用A/D的核心思想，全數(shù)字化解調(diào)器的設(shè)計(jì)大多采用直接在中頻進(jìn)行信號(hào)采樣，即高頻模擬信號(hào)先經(jīng)過(guò)模擬下變頻到適當(dāng)中頻，然后在中頻階段對(duì)其進(jìn)行A/D采樣以輸出高速的數(shù)字中頻信號(hào)[1]，經(jīng)過(guò)數(shù)字下變頻技術(shù)的抽取和低通濾波處理，使其變?yōu)檩^低速率的基帶信號(hào)再送給后端數(shù)字信號(hào)處理模塊進(jìn)行解調(diào)、譯碼等相關(guān)處理。數(shù)字下變頻（DDC）技術(shù)連接著前端ADC和后端DSP，其性能好壞直接影響解調(diào)器的可靠性與穩(wěn)定性，是全數(shù)字解調(diào)器的核心技術(shù)之一。

目前，數(shù)字下變頻模塊的實(shí)現(xiàn)基本分兩種方式：一種是利用專用DDC芯片完成數(shù)字下變頻功能，另一種是利用自主搭建的軟硬件平臺(tái)編程設(shè)計(jì)實(shí)現(xiàn)。專用數(shù)字下變頻芯片具有抽取比率大、性能穩(wěn)定等優(yōu)點(diǎn)，但專用數(shù)字下變頻芯片價(jià)格昂貴、靈活性不強(qiáng)，不能充分體現(xiàn)軟件無(wú)線電的優(yōu)勢(shì)[2]。近年來(lái)， FPGA器件在工藝方面的進(jìn)步，為之帶來(lái)了前所未有的邏輯規(guī)模和強(qiáng)大的處理性能，用FPGA來(lái)實(shí)現(xiàn)比用專用芯片可以帶來(lái)更多的好處。FPGA器件具有高速、可編程、模塊化等優(yōu)點(diǎn)，可以采用靈活的結(jié)構(gòu)來(lái)滿足不同的系統(tǒng)要求，便于進(jìn)行系統(tǒng)功能擴(kuò)展和性能升級(jí)，具有很強(qiáng)的靈活性和穩(wěn)定性，是實(shí)現(xiàn)數(shù)字中頻處理的理想器件[3]。現(xiàn)介紹一種基于FPGA的數(shù)字下變頻的設(shè)計(jì)與實(shí)現(xiàn)。

1 數(shù)字下變頻的結(jié)構(gòu)設(shè)計(jì)

數(shù)字下變頻的基本功能是從輸入的寬帶高數(shù)據(jù)流數(shù)字信號(hào)中提取所需的窄帶信號(hào)， 將其下變頻為數(shù)字基帶信號(hào)， 并轉(zhuǎn)換成較低的數(shù)據(jù)流以正交的形式輸出[4]。自主設(shè)計(jì)的數(shù)字下變頻主要包括4個(gè)部分，即正交變換、CIC抽取、匹配濾波器和參數(shù)控制，其組成結(jié)構(gòu)如圖1所示。首先，通過(guò)正交變換部分把信號(hào)搬移到基帶，然后將混頻器輸出信號(hào)接到一組濾波器上，通過(guò)濾波器將有用信號(hào)提取出來(lái)。由于采樣頻率很高，信號(hào)帶寬和過(guò)渡帶較窄，直接在高采樣率下設(shè)計(jì)一個(gè)過(guò)渡帶較窄的濾波器很難物理實(shí)現(xiàn)，因此采用級(jí)聯(lián)積分梳狀抽取濾波器（CIC）和FIR低通匹配濾波器兩級(jí)級(jí)聯(lián)的方式進(jìn)行信號(hào)濾波。同時(shí)通過(guò)參數(shù)的靈活配置設(shè)計(jì)，實(shí)現(xiàn)對(duì)不同速率信號(hào)的降采樣率變換和基帶匹配濾波。

2 數(shù)字下變頻的模塊設(shè)計(jì)

2.1 正交變換

正交變換模塊的基本功能是把A/D轉(zhuǎn)換器輸出的中頻信號(hào)搬移到基帶，轉(zhuǎn)變成基帶正交復(fù)信號(hào)。即輸入的A/D信號(hào)經(jīng)由兩個(gè)相乘器所構(gòu)成的混頻器，分別乘以兩路正交的本地載波分量，一路為同相分量（cos），另一路為正交分量（sin），cos和sin采用FPGA內(nèi)部頻率合成器產(chǎn)生。FPGA具有可編程的頻率和初始相位，其中的初始相位控制字用來(lái)設(shè)置本地載波分量的初相，頻率控制字用來(lái)設(shè)置產(chǎn)生本地載波信號(hào)的頻率。

2.2 CIC抽取濾波器設(shè)計(jì)

CIC濾波器是一種基于零極點(diǎn)相抵消的FIR濾波器，它的系統(tǒng)函數(shù)如下：

H（z）=

=（1-z-D）N=[HI（z）Hc（z）]N

式中：D為抽取因子；N為級(jí)聯(lián)級(jí)數(shù)；HI（z）=為積分器；Hc（z）=（1-z-D）N為梳狀濾波器。

CIC濾波器就是積分器和梳狀濾波器的N級(jí)級(jí)聯(lián)。單級(jí)CIC濾波器的阻帶抑制比較差，第一旁瓣電平只比主瓣小13.46 dB 。為了增大阻帶衰減，在設(shè)計(jì)中選取N值為5，即采用5級(jí)級(jí)聯(lián)，此時(shí)可以得到第一旁瓣相對(duì)主瓣67.30 dB的衰減，滿足實(shí)用需求。5級(jí)級(jí)聯(lián)抽取系數(shù)為16的CIC濾波器頻率響應(yīng)如圖2所示。

5級(jí)級(jí)聯(lián)的CIC抽取設(shè)計(jì)結(jié)構(gòu)框圖如圖3所示。 從CIC的實(shí)現(xiàn)結(jié)構(gòu)中可見(jiàn)，實(shí)現(xiàn)一組CIC濾波器只需加減法器和寄存器，不需要復(fù)雜的乘法運(yùn)算。在用FPGA實(shí)現(xiàn)CIC濾波器時(shí)，每一級(jí)濾波器都會(huì)帶來(lái)系統(tǒng)增益，為避免累加器溢出，累加結(jié)果寄存器的位寬需進(jìn)行擴(kuò)展，并在濾波器輸出結(jié)果時(shí)根據(jù)抽取系數(shù)的范圍進(jìn)行動(dòng)態(tài)調(diào)整截位，這樣既保證了濾波器輸出無(wú)失真，同時(shí)也實(shí)現(xiàn)了盡量采用最少資源存儲(chǔ)信號(hào)的最大精度。

2.3 FIR低通濾波器設(shè)計(jì)

在數(shù)字下變頻中，信號(hào)經(jīng)過(guò)CIC抽取濾波器后輸入到 FIR低通濾波器的采樣速率，相對(duì)來(lái)說(shuō)已經(jīng)很低，因此當(dāng)FPGA在一定的處理時(shí)鐘速率下，能夠?qū)崿F(xiàn)較高階的 FIR 濾波，使得濾波器的通帶波動(dòng)、過(guò)渡帶帶寬、阻帶最小衰減等指標(biāo)達(dá)到很好的設(shè)計(jì)。FIR 低通濾波器主要作用就是對(duì)整個(gè)信號(hào)進(jìn)行整形濾波。

在通信系統(tǒng)應(yīng)用中，為了有效利用信道，提高頻帶的利用率，在基帶信號(hào)發(fā)送之前需要經(jīng)過(guò)成形濾波器進(jìn)行頻譜壓縮，由此就會(huì)引入碼間干擾，為了使傳輸誤碼率足夠小，必須最大限度地減少碼間干擾。根據(jù)奈奎斯特第一準(zhǔn)則，如果信號(hào)經(jīng)傳輸后整個(gè)波形發(fā)生了變化，只要其抽樣判決特定點(diǎn)的抽樣值保持不變，那么仍然可以準(zhǔn)確地恢復(fù)出原始信號(hào)。滿足奈奎斯特第一準(zhǔn)則的低通濾波器有很多種，最常用的是升余弦滾降濾波器，其頻率響應(yīng)表達(dá)式如下[5]：

實(shí)際通信系統(tǒng)中，當(dāng)奈奎斯特濾波器是升余弦滾降濾波器時(shí)，發(fā)送端的成形濾波器和接收端的匹配濾波器都應(yīng)采用平方根升余弦滾降濾波器。為了更好地對(duì)信號(hào)進(jìn)行整形濾波，將數(shù)字下變頻中的低通濾波器設(shè)計(jì)成平方根升余弦滾降濾波器，其時(shí)域表達(dá)式為[6]：

在設(shè)計(jì)根升余弦滾降濾波器時(shí)，采用了凱塞窗（Kaiser Window），這種窗序列雖然比其他窗序列復(fù)雜一些，但它有著更好的性能，并且使用起來(lái)更加靈活，采樣速率是符號(hào)速率的4倍。利用MATLAB仿真軟件FDA_TOOL設(shè)計(jì)生成的128階根升余弦成形濾波器系數(shù)及幅頻響應(yīng)如圖4所示。

2.4 參數(shù)配置設(shè)計(jì)

由于數(shù)字下變頻需要處理不同速率的多載波信號(hào)，且各個(gè)載波信號(hào)的帶寬不盡相同，因此在實(shí)際設(shè)計(jì)時(shí)，通過(guò)計(jì)算機(jī)控制軟件實(shí)現(xiàn)對(duì)數(shù)字下變頻各個(gè)模塊的參數(shù)配置，可編程設(shè)置NCO輸出信號(hào)頻率、CIC抽取系數(shù)、根升余弦濾波器滾降系數(shù)，并可實(shí)現(xiàn)濾波器系數(shù)的自動(dòng)計(jì)算及定點(diǎn)格式轉(zhuǎn)換，在解調(diào)器啟動(dòng)工作前對(duì)FPGA中的FIR濾波器進(jìn)行系數(shù)動(dòng)態(tài)配置，這樣就滿足了不同帶寬、不同載波信號(hào)的低通整形濾波。目前DDC的設(shè)計(jì)大多可實(shí)現(xiàn)頻率和抽取系數(shù)的編程配置，而FIR濾波器系數(shù)的自動(dòng)生成及動(dòng)態(tài)配置是本文自主提出的設(shè)計(jì)思想。采用這項(xiàng)技術(shù)，實(shí)現(xiàn)了數(shù)字下變頻中不同速率信號(hào)的匹配濾波，很好地提高了窄帶信號(hào)提取的低通濾波性能。參數(shù)配置控制軟件界面如圖5所示。

3 數(shù)字下變頻的FPGA實(shí)現(xiàn)

本文所描述的數(shù)字下變頻設(shè)計(jì)硬件平臺(tái)選用的是Xilinx公司Spartan 3 系列XC3S4000 FPGA芯片，在Xilinx ISE 9.2編程環(huán)境下，采用Verilog語(yǔ)言編程設(shè)計(jì)實(shí)現(xiàn)，頂層設(shè)計(jì)原理如圖6所示。輸入A/D采樣信號(hào)寬14比特位，F(xiàn)PGA工作時(shí)鐘為61.44 Mhz，DDC輸出信號(hào)位寬16比特位，正交變換模塊由loopdds和I_MUL、Q_MUL實(shí)現(xiàn)，CIC_D_N5_I和CIC_D_N5_Q完成正交變換后的I和Q兩路信號(hào)的CIC抽取濾波，SQRTRCOS_FIL_I和SQRTRCOS_FIL_Q實(shí)現(xiàn)了兩路正交信號(hào)的低通匹配濾波。經(jīng)實(shí)際通信系統(tǒng)驗(yàn)證，該設(shè)計(jì)在全數(shù)字解調(diào)器中很好地完成了多載波、多速率信號(hào)的數(shù)字下變頻處理功能。

4 結(jié)語(yǔ)

本文主要研究了數(shù)字下變頻中的各個(gè)模塊結(jié)構(gòu)設(shè)計(jì)與FPGA實(shí)現(xiàn)，由于FPGA在設(shè)計(jì)和修改上的靈活性，可以滿足各種不同應(yīng)用領(lǐng)域的設(shè)計(jì)要求，因此用FPGA代替專用數(shù)字下變頻芯片，可以簡(jiǎn)化硬件電路設(shè)計(jì)，提高全數(shù)字解調(diào)器的集成度、穩(wěn)定性、可靠性及可擴(kuò)展性，具有很高的實(shí)用價(jià)值。

參考文獻(xiàn)

[1] 徐小明，蔡燦輝.基于FPGA 的數(shù)字下變頻（DDC）設(shè)計(jì)[J].通信技術(shù)，2011（10）：19-24.

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[6] 李和.高速基帶匹配濾波器的FPGA實(shí)現(xiàn)及驗(yàn)證[J].現(xiàn)代電子技術(shù)，2007（22）：154-156，160.

在設(shè)計(jì)根升余弦滾降濾波器時(shí)，采用了凱塞窗（Kaiser Window），這種窗序列雖然比其他窗序列復(fù)雜一些，但它有著更好的性能，并且使用起來(lái)更加靈活，采樣速率是符號(hào)速率的4倍。利用MATLAB仿真軟件FDA_TOOL設(shè)計(jì)生成的128階根升余弦成形濾波器系數(shù)及幅頻響應(yīng)如圖4所示。

2.4 參數(shù)配置設(shè)計(jì)

由于數(shù)字下變頻需要處理不同速率的多載波信號(hào)，且各個(gè)載波信號(hào)的帶寬不盡相同，因此在實(shí)際設(shè)計(jì)時(shí)，通過(guò)計(jì)算機(jī)控制軟件實(shí)現(xiàn)對(duì)數(shù)字下變頻各個(gè)模塊的參數(shù)配置，可編程設(shè)置NCO輸出信號(hào)頻率、CIC抽取系數(shù)、根升余弦濾波器滾降系數(shù)，并可實(shí)現(xiàn)濾波器系數(shù)的自動(dòng)計(jì)算及定點(diǎn)格式轉(zhuǎn)換，在解調(diào)器啟動(dòng)工作前對(duì)FPGA中的FIR濾波器進(jìn)行系數(shù)動(dòng)態(tài)配置，這樣就滿足了不同帶寬、不同載波信號(hào)的低通整形濾波。目前DDC的設(shè)計(jì)大多可實(shí)現(xiàn)頻率和抽取系數(shù)的編程配置，而FIR濾波器系數(shù)的自動(dòng)生成及動(dòng)態(tài)配置是本文自主提出的設(shè)計(jì)思想。采用這項(xiàng)技術(shù)，實(shí)現(xiàn)了數(shù)字下變頻中不同速率信號(hào)的匹配濾波，很好地提高了窄帶信號(hào)提取的低通濾波性能。參數(shù)配置控制軟件界面如圖5所示。

3 數(shù)字下變頻的FPGA實(shí)現(xiàn)

本文所描述的數(shù)字下變頻設(shè)計(jì)硬件平臺(tái)選用的是Xilinx公司Spartan 3 系列XC3S4000 FPGA芯片，在Xilinx ISE 9.2編程環(huán)境下，采用Verilog語(yǔ)言編程設(shè)計(jì)實(shí)現(xiàn)，頂層設(shè)計(jì)原理如圖6所示。輸入A/D采樣信號(hào)寬14比特位，F(xiàn)PGA工作時(shí)鐘為61.44 Mhz，DDC輸出信號(hào)位寬16比特位，正交變換模塊由loopdds和I_MUL、Q_MUL實(shí)現(xiàn)，CIC_D_N5_I和CIC_D_N5_Q完成正交變換后的I和Q兩路信號(hào)的CIC抽取濾波，SQRTRCOS_FIL_I和SQRTRCOS_FIL_Q實(shí)現(xiàn)了兩路正交信號(hào)的低通匹配濾波。經(jīng)實(shí)際通信系統(tǒng)驗(yàn)證，該設(shè)計(jì)在全數(shù)字解調(diào)器中很好地完成了多載波、多速率信號(hào)的數(shù)字下變頻處理功能。

4 結(jié)語(yǔ)

本文主要研究了數(shù)字下變頻中的各個(gè)模塊結(jié)構(gòu)設(shè)計(jì)與FPGA實(shí)現(xiàn)，由于FPGA在設(shè)計(jì)和修改上的靈活性，可以滿足各種不同應(yīng)用領(lǐng)域的設(shè)計(jì)要求，因此用FPGA代替專用數(shù)字下變頻芯片，可以簡(jiǎn)化硬件電路設(shè)計(jì)，提高全數(shù)字解調(diào)器的集成度、穩(wěn)定性、可靠性及可擴(kuò)展性，具有很高的實(shí)用價(jià)值。

參考文獻(xiàn)

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在設(shè)計(jì)根升余弦滾降濾波器時(shí)，采用了凱塞窗（Kaiser Window），這種窗序列雖然比其他窗序列復(fù)雜一些，但它有著更好的性能，并且使用起來(lái)更加靈活，采樣速率是符號(hào)速率的4倍。利用MATLAB仿真軟件FDA_TOOL設(shè)計(jì)生成的128階根升余弦成形濾波器系數(shù)及幅頻響應(yīng)如圖4所示。

2.4 參數(shù)配置設(shè)計(jì)

由于數(shù)字下變頻需要處理不同速率的多載波信號(hào)，且各個(gè)載波信號(hào)的帶寬不盡相同，因此在實(shí)際設(shè)計(jì)時(shí)，通過(guò)計(jì)算機(jī)控制軟件實(shí)現(xiàn)對(duì)數(shù)字下變頻各個(gè)模塊的參數(shù)配置，可編程設(shè)置NCO輸出信號(hào)頻率、CIC抽取系數(shù)、根升余弦濾波器滾降系數(shù)，并可實(shí)現(xiàn)濾波器系數(shù)的自動(dòng)計(jì)算及定點(diǎn)格式轉(zhuǎn)換，在解調(diào)器啟動(dòng)工作前對(duì)FPGA中的FIR濾波器進(jìn)行系數(shù)動(dòng)態(tài)配置，這樣就滿足了不同帶寬、不同載波信號(hào)的低通整形濾波。目前DDC的設(shè)計(jì)大多可實(shí)現(xiàn)頻率和抽取系數(shù)的編程配置，而FIR濾波器系數(shù)的自動(dòng)生成及動(dòng)態(tài)配置是本文自主提出的設(shè)計(jì)思想。采用這項(xiàng)技術(shù)，實(shí)現(xiàn)了數(shù)字下變頻中不同速率信號(hào)的匹配濾波，很好地提高了窄帶信號(hào)提取的低通濾波性能。參數(shù)配置控制軟件界面如圖5所示。

3 數(shù)字下變頻的FPGA實(shí)現(xiàn)

本文所描述的數(shù)字下變頻設(shè)計(jì)硬件平臺(tái)選用的是Xilinx公司Spartan 3 系列XC3S4000 FPGA芯片，在Xilinx ISE 9.2編程環(huán)境下，采用Verilog語(yǔ)言編程設(shè)計(jì)實(shí)現(xiàn)，頂層設(shè)計(jì)原理如圖6所示。輸入A/D采樣信號(hào)寬14比特位，F(xiàn)PGA工作時(shí)鐘為61.44 Mhz，DDC輸出信號(hào)位寬16比特位，正交變換模塊由loopdds和I_MUL、Q_MUL實(shí)現(xiàn)，CIC_D_N5_I和CIC_D_N5_Q完成正交變換后的I和Q兩路信號(hào)的CIC抽取濾波，SQRTRCOS_FIL_I和SQRTRCOS_FIL_Q實(shí)現(xiàn)了兩路正交信號(hào)的低通匹配濾波。經(jīng)實(shí)際通信系統(tǒng)驗(yàn)證，該設(shè)計(jì)在全數(shù)字解調(diào)器中很好地完成了多載波、多速率信號(hào)的數(shù)字下變頻處理功能。

4 結(jié)語(yǔ)

本文主要研究了數(shù)字下變頻中的各個(gè)模塊結(jié)構(gòu)設(shè)計(jì)與FPGA實(shí)現(xiàn)，由于FPGA在設(shè)計(jì)和修改上的靈活性，可以滿足各種不同應(yīng)用領(lǐng)域的設(shè)計(jì)要求，因此用FPGA代替專用數(shù)字下變頻芯片，可以簡(jiǎn)化硬件電路設(shè)計(jì)，提高全數(shù)字解調(diào)器的集成度、穩(wěn)定性、可靠性及可擴(kuò)展性，具有很高的實(shí)用價(jià)值。

參考文獻(xiàn)

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