楊貴

摘 要

此論文主要論述了RELT-A FPGA下載方式設計實現(xiàn)，并簡要概述了RELT-A單板基本功能和FRISCO FPGA相關硬件接口。

【關鍵詞】RELT-A FRISCO FPGA Slave Serial 配置模式 Parallel Slave SelectMAP 配置模式

1 RELT-A 單板概述

RELT-A 板卡是貝爾公司ISAM 7363 MX-6系統(tǒng)中的Gigabit Ethernet LT 線卡。此板卡面板提供8（SFP）/16（cSFP） 100M/1000M 以太網(wǎng)端口.

RELT-A硬件架構如圖1所示，主要包含F(xiàn)RISCO FPGA、CPLD， 時鐘電路，I2C電路。此板卡主要通過FRISCO FPGA實現(xiàn)以太網(wǎng)交換功能。

2 FPGA HW 接口及功能概述

FRISCO FPGA功能主要在Xilinx Kintex 7 XC7K355T-2FFG901I 芯片中實現(xiàn)。

FRISCO 硬件設計分兩部分： “slow-path” 和 “data-path”， Slow-Path硬件通過Host-Processor-Interface （HPI） 與NT板上的OBC相接； fast-path包含包處理、Fast-Path接口和包緩沖。數(shù)據(jù)包存儲分為上行和下行數(shù)據(jù)包存儲內(nèi)存，由隊列管理器來進行控制。

FPGA 主要包含數(shù)據(jù)平面和控制平面。 數(shù)據(jù)平面主要負責把用戶口8/16 100M/1000M 以太網(wǎng)數(shù)據(jù)傳輸?shù)缴下?lián)口1.25/2.5/10Gbps SGMII（ITU-T G.999.1 協(xié)議）， 通過此上聯(lián)口數(shù)據(jù)傳送到NT板；反之亦然?？刂破矫嬷饕撠烺ELT-A 單板的管理功能。

2.1 時鐘

外部200MHz 參考時鐘用來產(chǎn)生FRISCO FPGA內(nèi)部需要的時鐘（包含DDR3時鐘），兩個外部的156.25MHz參考輸入時鐘用來支持內(nèi)部的 Transceiver （ Users & Subscriber links）功能。

2.2 用戶接口

FRISCO 支持16個獨立的串行以太網(wǎng)PHY用戶接口。 每個串行PHY接口遵守IEEE 802.3 （100 Mbps & 1Gbps）。用戶接口支持100Mbps vs 1Gbps自協(xié)商功能。

2.3 上聯(lián)接口

RELT-A提供4 x SGMII上聯(lián)接口，可配置成 1， 2.5 or 10 Gb/s 速率。

2.4 HPI 處理器接口。

FPGA 控制功能的實現(xiàn)通過HPI接口來實現(xiàn)，HPI接口支持直接/非直接存取，F(xiàn)PGA通過 200MHZ 時鐘采樣/產(chǎn)生HPI信號。

2.5 外部數(shù)據(jù)包存儲接口 （DDR3 接口）

FPGA 提供兩種數(shù)據(jù)包存儲接口，每種接口支持兩片16-bit 寬的DDR3 SDRAM 設備，本設計中使用的RAM設備是Micron 1Gbit 1333MT/s MT41J64M16JT-15E IT：G

2.6 Classification 存儲接口

Classification 存儲接口支持16-bit DDR3 SDRAM設備使用，Classification 內(nèi)存工作時鐘頻率應當至少533MHz。

3 FPGA 下載方式的設計實現(xiàn)

FPGA 配置可以通過 Slave Serial 、Parallel Slave SelectMAP方式、JTAG方式。

3.1 Slave Serial 配置模式

上電或配置復位觸發(fā)配置內(nèi)存初始化進程；配置初始化中，F(xiàn)PGA驅動INIT_B信號為低，復位內(nèi)部配置狀態(tài)機，清空配置內(nèi)存。一旦配置進程完成，F(xiàn)PGA釋放INIT_B信號到高阻狀態(tài)并一直等待INIT_B置高。當INIT_B釋放到高阻狀態(tài)時，需要外部的電阻把INIT_B信號拉高。當INIT_B置高，F(xiàn)PGA采樣配置模式管腳M[2：0]， 配置模式管腳狀態(tài)決定FPGA配置后面的步驟，當M[2：0]=111，F(xiàn)PAG 配置選用被動串行模式，在取樣模式管腳狀態(tài)后，F(xiàn)PGA準備接收配置數(shù)據(jù)流，

3.2 Parallel Slave SelectMAP 配置模式

由于NGVR 系統(tǒng)背板的sHPI總線同時被語音和Vectoring功能所使用，RELT-A 可用的sHPI總線帶寬相對較低，從而限制了整個系統(tǒng)的啟動時間，因此FRISCO FPGA提供一個并行下載接口，當M[2：0]=110，F(xiàn)PGA 選用被動SelectMAP 配置模式； 在此模式下， CPLD用作配置管理器，通過 FPGAs Slave-SelectMAP 接口來進行FRISCO FPGA的配置管理。并行‘NOR Flash-EEPROM用在并行下載接口，初始的 FPGA 程序儲存在 NOR FLASH中。

在并行配置模式下， FRISCO FPGA下載可以獨立于sHPI 總線，從而不受sHPI低帶寬的限制。FPGA 新的image的升級還是通過背板的sHPI總線來進行。CPLD 實現(xiàn) sHPI-HPI數(shù)據(jù)總線的邏輯轉換，從而通過HPI總線實現(xiàn)對外圍設備的訪問。

CPLD提供 8位寬的并行數(shù)據(jù)總線，此數(shù)據(jù)總線連接到：

（1）FPGAs 8位并行下載數(shù)據(jù)接口；

（2）FRISCO正常8位并行數(shù)據(jù)配置管理接口；

（3）NOR Flash 8位并行數(shù)據(jù)接口。

此下載方式，對FRISCO FPGA的下載是由CPLD 主動發(fā)起并終結，CPLD 負責產(chǎn)生相應的控制信號：

（1）當進行FPGA下載時（FPGA 下載進程是由CPLD 控制位觸發(fā)），CPLD不會干涉 NOR FLASH與FPGA之間并行下載數(shù)據(jù)總線（在這種情況下， FRISCO HPI 數(shù)據(jù)總線實際上不存在，處于高阻態(tài)）。因此CPLD僅產(chǎn)生 NOR Flash 地址總線以及所有相關的控制信號。

（2）當FPGA 完成FPGA程序下載后， FRISCOs HPI 數(shù)據(jù)總線訪問正常工作，F(xiàn)PGA并行數(shù)據(jù)總線變?yōu)楦咦锠顟B(tài)。

（3）從SHPI 到 NOR-Flash的可訪問的物理地址包含部分HPI 地址（=16bit=64Kbyte sHPI地址）和‘8bit Bank/Page Select-REGister組成24位可尋址的 NOR Flash物理地址。

3.3 JTAG 配置模式

RELT-A提供JTAG接口用來允許FPGA的在系統(tǒng)編程， JTAG下載方式主要用作調(diào)試目的，在正常的生產(chǎn)中不需要提供。

4 小結

此論文，概要敘述了RELT-A 8/16 GE單板FPGA 相關接口及功能。詳細描述了單板中 FPGA 下載方式： Slave Serial、 Parallel Slave SelectMAP、 JTAG。如果串行FPGA下載最終可以滿足NGVR啟動時間，將采用被動串行方式。如果測試證明并行下載方式可以大大提高RELT-A啟動時間，將最終采用并行下載方式。

作者單位

上海貝爾股份有限公司 上海市 201206endprint

摘 要

此論文主要論述了RELT-A FPGA下載方式設計實現(xiàn)，并簡要概述了RELT-A單板基本功能和FRISCO FPGA相關硬件接口。

【關鍵詞】RELT-A FRISCO FPGA Slave Serial 配置模式 Parallel Slave SelectMAP 配置模式

1 RELT-A 單板概述

RELT-A 板卡是貝爾公司ISAM 7363 MX-6系統(tǒng)中的Gigabit Ethernet LT 線卡。此板卡面板提供8（SFP）/16（cSFP） 100M/1000M 以太網(wǎng)端口.

RELT-A硬件架構如圖1所示，主要包含F(xiàn)RISCO FPGA、CPLD， 時鐘電路，I2C電路。此板卡主要通過FRISCO FPGA實現(xiàn)以太網(wǎng)交換功能。

2 FPGA HW 接口及功能概述

FRISCO FPGA功能主要在Xilinx Kintex 7 XC7K355T-2FFG901I 芯片中實現(xiàn)。

FRISCO 硬件設計分兩部分： “slow-path” 和 “data-path”， Slow-Path硬件通過Host-Processor-Interface （HPI） 與NT板上的OBC相接； fast-path包含包處理、Fast-Path接口和包緩沖。數(shù)據(jù)包存儲分為上行和下行數(shù)據(jù)包存儲內(nèi)存，由隊列管理器來進行控制。

FPGA 主要包含數(shù)據(jù)平面和控制平面。 數(shù)據(jù)平面主要負責把用戶口8/16 100M/1000M 以太網(wǎng)數(shù)據(jù)傳輸?shù)缴下?lián)口1.25/2.5/10Gbps SGMII（ITU-T G.999.1 協(xié)議）， 通過此上聯(lián)口數(shù)據(jù)傳送到NT板；反之亦然?？刂破矫嬷饕撠烺ELT-A 單板的管理功能。

2.1 時鐘

外部200MHz 參考時鐘用來產(chǎn)生FRISCO FPGA內(nèi)部需要的時鐘（包含DDR3時鐘），兩個外部的156.25MHz參考輸入時鐘用來支持內(nèi)部的 Transceiver （ Users & Subscriber links）功能。

2.2 用戶接口

FRISCO 支持16個獨立的串行以太網(wǎng)PHY用戶接口。 每個串行PHY接口遵守IEEE 802.3 （100 Mbps & 1Gbps）。用戶接口支持100Mbps vs 1Gbps自協(xié)商功能。

2.3 上聯(lián)接口

RELT-A提供4 x SGMII上聯(lián)接口，可配置成 1， 2.5 or 10 Gb/s 速率。

2.4 HPI 處理器接口。

FPGA 控制功能的實現(xiàn)通過HPI接口來實現(xiàn)，HPI接口支持直接/非直接存取，F(xiàn)PGA通過 200MHZ 時鐘采樣/產(chǎn)生HPI信號。

2.5 外部數(shù)據(jù)包存儲接口 （DDR3 接口）

FPGA 提供兩種數(shù)據(jù)包存儲接口，每種接口支持兩片16-bit 寬的DDR3 SDRAM 設備，本設計中使用的RAM設備是Micron 1Gbit 1333MT/s MT41J64M16JT-15E IT：G

2.6 Classification 存儲接口

Classification 存儲接口支持16-bit DDR3 SDRAM設備使用，Classification 內(nèi)存工作時鐘頻率應當至少533MHz。

3 FPGA 下載方式的設計實現(xiàn)

FPGA 配置可以通過 Slave Serial 、Parallel Slave SelectMAP方式、JTAG方式。

3.1 Slave Serial 配置模式

上電或配置復位觸發(fā)配置內(nèi)存初始化進程；配置初始化中，F(xiàn)PGA驅動INIT_B信號為低，復位內(nèi)部配置狀態(tài)機，清空配置內(nèi)存。一旦配置進程完成，F(xiàn)PGA釋放INIT_B信號到高阻狀態(tài)并一直等待INIT_B置高。當INIT_B釋放到高阻狀態(tài)時，需要外部的電阻把INIT_B信號拉高。當INIT_B置高，F(xiàn)PGA采樣配置模式管腳M[2：0]， 配置模式管腳狀態(tài)決定FPGA配置后面的步驟，當M[2：0]=111，F(xiàn)PAG 配置選用被動串行模式，在取樣模式管腳狀態(tài)后，F(xiàn)PGA準備接收配置數(shù)據(jù)流，

3.2 Parallel Slave SelectMAP 配置模式

由于NGVR 系統(tǒng)背板的sHPI總線同時被語音和Vectoring功能所使用，RELT-A 可用的sHPI總線帶寬相對較低，從而限制了整個系統(tǒng)的啟動時間，因此FRISCO FPGA提供一個并行下載接口，當M[2：0]=110，F(xiàn)PGA 選用被動SelectMAP 配置模式； 在此模式下， CPLD用作配置管理器，通過 FPGAs Slave-SelectMAP 接口來進行FRISCO FPGA的配置管理。并行‘NOR Flash-EEPROM用在并行下載接口，初始的 FPGA 程序儲存在 NOR FLASH中。

在并行配置模式下， FRISCO FPGA下載可以獨立于sHPI 總線，從而不受sHPI低帶寬的限制。FPGA 新的image的升級還是通過背板的sHPI總線來進行。CPLD 實現(xiàn) sHPI-HPI數(shù)據(jù)總線的邏輯轉換，從而通過HPI總線實現(xiàn)對外圍設備的訪問。

CPLD提供 8位寬的并行數(shù)據(jù)總線，此數(shù)據(jù)總線連接到：

（1）FPGAs 8位并行下載數(shù)據(jù)接口；

（2）FRISCO正常8位并行數(shù)據(jù)配置管理接口；

（3）NOR Flash 8位并行數(shù)據(jù)接口。

此下載方式，對FRISCO FPGA的下載是由CPLD 主動發(fā)起并終結，CPLD 負責產(chǎn)生相應的控制信號：

（1）當進行FPGA下載時（FPGA 下載進程是由CPLD 控制位觸發(fā)），CPLD不會干涉 NOR FLASH與FPGA之間并行下載數(shù)據(jù)總線（在這種情況下， FRISCO HPI 數(shù)據(jù)總線實際上不存在，處于高阻態(tài)）。因此CPLD僅產(chǎn)生 NOR Flash 地址總線以及所有相關的控制信號。

（2）當FPGA 完成FPGA程序下載后， FRISCOs HPI 數(shù)據(jù)總線訪問正常工作，F(xiàn)PGA并行數(shù)據(jù)總線變?yōu)楦咦锠顟B(tài)。

（3）從SHPI 到 NOR-Flash的可訪問的物理地址包含部分HPI 地址（=16bit=64Kbyte sHPI地址）和‘8bit Bank/Page Select-REGister組成24位可尋址的 NOR Flash物理地址。

3.3 JTAG 配置模式

RELT-A提供JTAG接口用來允許FPGA的在系統(tǒng)編程， JTAG下載方式主要用作調(diào)試目的，在正常的生產(chǎn)中不需要提供。

4 小結

此論文，概要敘述了RELT-A 8/16 GE單板FPGA 相關接口及功能。詳細描述了單板中 FPGA 下載方式： Slave Serial、 Parallel Slave SelectMAP、 JTAG。如果串行FPGA下載最終可以滿足NGVR啟動時間，將采用被動串行方式。如果測試證明并行下載方式可以大大提高RELT-A啟動時間，將最終采用并行下載方式。

作者單位

上海貝爾股份有限公司 上海市 201206endprint

摘 要

此論文主要論述了RELT-A FPGA下載方式設計實現(xiàn)，并簡要概述了RELT-A單板基本功能和FRISCO FPGA相關硬件接口。

【關鍵詞】RELT-A FRISCO FPGA Slave Serial 配置模式 Parallel Slave SelectMAP 配置模式

1 RELT-A 單板概述

RELT-A 板卡是貝爾公司ISAM 7363 MX-6系統(tǒng)中的Gigabit Ethernet LT 線卡。此板卡面板提供8（SFP）/16（cSFP） 100M/1000M 以太網(wǎng)端口.

RELT-A硬件架構如圖1所示，主要包含F(xiàn)RISCO FPGA、CPLD， 時鐘電路，I2C電路。此板卡主要通過FRISCO FPGA實現(xiàn)以太網(wǎng)交換功能。

2 FPGA HW 接口及功能概述

FRISCO FPGA功能主要在Xilinx Kintex 7 XC7K355T-2FFG901I 芯片中實現(xiàn)。

FRISCO 硬件設計分兩部分： “slow-path” 和 “data-path”， Slow-Path硬件通過Host-Processor-Interface （HPI） 與NT板上的OBC相接； fast-path包含包處理、Fast-Path接口和包緩沖。數(shù)據(jù)包存儲分為上行和下行數(shù)據(jù)包存儲內(nèi)存，由隊列管理器來進行控制。

FPGA 主要包含數(shù)據(jù)平面和控制平面。 數(shù)據(jù)平面主要負責把用戶口8/16 100M/1000M 以太網(wǎng)數(shù)據(jù)傳輸?shù)缴下?lián)口1.25/2.5/10Gbps SGMII（ITU-T G.999.1 協(xié)議）， 通過此上聯(lián)口數(shù)據(jù)傳送到NT板；反之亦然。控制平面主要負責RELT-A 單板的管理功能。

2.1 時鐘

外部200MHz 參考時鐘用來產(chǎn)生FRISCO FPGA內(nèi)部需要的時鐘（包含DDR3時鐘），兩個外部的156.25MHz參考輸入時鐘用來支持內(nèi)部的 Transceiver （ Users & Subscriber links）功能。

2.2 用戶接口

FRISCO 支持16個獨立的串行以太網(wǎng)PHY用戶接口。 每個串行PHY接口遵守IEEE 802.3 （100 Mbps & 1Gbps）。用戶接口支持100Mbps vs 1Gbps自協(xié)商功能。

2.3 上聯(lián)接口

RELT-A提供4 x SGMII上聯(lián)接口，可配置成 1， 2.5 or 10 Gb/s 速率。

2.4 HPI 處理器接口。

FPGA 控制功能的實現(xiàn)通過HPI接口來實現(xiàn)，HPI接口支持直接/非直接存取，F(xiàn)PGA通過 200MHZ 時鐘采樣/產(chǎn)生HPI信號。

2.5 外部數(shù)據(jù)包存儲接口 （DDR3 接口）

FPGA 提供兩種數(shù)據(jù)包存儲接口，每種接口支持兩片16-bit 寬的DDR3 SDRAM 設備，本設計中使用的RAM設備是Micron 1Gbit 1333MT/s MT41J64M16JT-15E IT：G

2.6 Classification 存儲接口

Classification 存儲接口支持16-bit DDR3 SDRAM設備使用，Classification 內(nèi)存工作時鐘頻率應當至少533MHz。

3 FPGA 下載方式的設計實現(xiàn)

FPGA 配置可以通過 Slave Serial 、Parallel Slave SelectMAP方式、JTAG方式。

3.1 Slave Serial 配置模式

上電或配置復位觸發(fā)配置內(nèi)存初始化進程；配置初始化中，F(xiàn)PGA驅動INIT_B信號為低，復位內(nèi)部配置狀態(tài)機，清空配置內(nèi)存。一旦配置進程完成，F(xiàn)PGA釋放INIT_B信號到高阻狀態(tài)并一直等待INIT_B置高。當INIT_B釋放到高阻狀態(tài)時，需要外部的電阻把INIT_B信號拉高。當INIT_B置高，F(xiàn)PGA采樣配置模式管腳M[2：0]， 配置模式管腳狀態(tài)決定FPGA配置后面的步驟，當M[2：0]=111，F(xiàn)PAG 配置選用被動串行模式，在取樣模式管腳狀態(tài)后，F(xiàn)PGA準備接收配置數(shù)據(jù)流，

3.2 Parallel Slave SelectMAP 配置模式

由于NGVR 系統(tǒng)背板的sHPI總線同時被語音和Vectoring功能所使用，RELT-A 可用的sHPI總線帶寬相對較低，從而限制了整個系統(tǒng)的啟動時間，因此FRISCO FPGA提供一個并行下載接口，當M[2：0]=110，F(xiàn)PGA 選用被動SelectMAP 配置模式； 在此模式下， CPLD用作配置管理器，通過 FPGAs Slave-SelectMAP 接口來進行FRISCO FPGA的配置管理。并行‘NOR Flash-EEPROM用在并行下載接口，初始的 FPGA 程序儲存在 NOR FLASH中。

在并行配置模式下， FRISCO FPGA下載可以獨立于sHPI 總線，從而不受sHPI低帶寬的限制。FPGA 新的image的升級還是通過背板的sHPI總線來進行。CPLD 實現(xiàn) sHPI-HPI數(shù)據(jù)總線的邏輯轉換，從而通過HPI總線實現(xiàn)對外圍設備的訪問。

CPLD提供 8位寬的并行數(shù)據(jù)總線，此數(shù)據(jù)總線連接到：

（1）FPGAs 8位并行下載數(shù)據(jù)接口；

（2）FRISCO正常8位并行數(shù)據(jù)配置管理接口；

（3）NOR Flash 8位并行數(shù)據(jù)接口。

此下載方式，對FRISCO FPGA的下載是由CPLD 主動發(fā)起并終結，CPLD 負責產(chǎn)生相應的控制信號：

（1）當進行FPGA下載時（FPGA 下載進程是由CPLD 控制位觸發(fā)），CPLD不會干涉 NOR FLASH與FPGA之間并行下載數(shù)據(jù)總線（在這種情況下， FRISCO HPI 數(shù)據(jù)總線實際上不存在，處于高阻態(tài)）。因此CPLD僅產(chǎn)生 NOR Flash 地址總線以及所有相關的控制信號。

（2）當FPGA 完成FPGA程序下載后， FRISCOs HPI 數(shù)據(jù)總線訪問正常工作，F(xiàn)PGA并行數(shù)據(jù)總線變?yōu)楦咦锠顟B(tài)。

（3）從SHPI 到 NOR-Flash的可訪問的物理地址包含部分HPI 地址（=16bit=64Kbyte sHPI地址）和‘8bit Bank/Page Select-REGister組成24位可尋址的 NOR Flash物理地址。

3.3 JTAG 配置模式

RELT-A提供JTAG接口用來允許FPGA的在系統(tǒng)編程， JTAG下載方式主要用作調(diào)試目的，在正常的生產(chǎn)中不需要提供。

4 小結

此論文，概要敘述了RELT-A 8/16 GE單板FPGA 相關接口及功能。詳細描述了單板中 FPGA 下載方式： Slave Serial、 Parallel Slave SelectMAP、 JTAG。如果串行FPGA下載最終可以滿足NGVR啟動時間，將采用被動串行方式。如果測試證明并行下載方式可以大大提高RELT-A啟動時間，將最終采用并行下載方式。

作者單位

上海貝爾股份有限公司 上海市 201206endprint