高航　王文林　薛兵　李揚(yáng)　李明達(dá)

摘 要：文章采用化學(xué)氣相沉積方法（CVD）在6英寸<100>晶向的重?fù)絊b硅襯底（0.01～0.02Ω·cm）上生長N/N+型硅外延片，采用SRP擴(kuò)展電阻測(cè)試測(cè)試外延層過渡區(qū)寬度，傅里葉光譜儀測(cè)試外延層厚度，CV汞探針測(cè)試儀測(cè)試外延層電阻率；制備外延層厚度56μm、電阻率13Ω·cm的硅外延片，并通過展寬外延層過渡區(qū)由4μm增長至13μm，有效降低外延片串聯(lián)電阻，從而實(shí)現(xiàn)VDMOS器件的導(dǎo)通電阻由4.37Ω降低至3.59Ω，VDMOS器件導(dǎo)通電阻降幅達(dá)到17.85%。

關(guān)鍵詞：VDMOS；外延層過渡區(qū)；外延生長工藝

引言

垂直雙擴(kuò)散MOS（VDMOS）晶體管具有輸入阻抗高、開關(guān)速度快、工作頻率高、電壓控制、熱穩(wěn)定性好等一系列獨(dú)特特點(diǎn)[1]， 目前已在開關(guān)穩(wěn)壓電源、高頻加熱、計(jì)算機(jī)接口電路以及功率放大器等方面獲得了廣泛的應(yīng)用[2]。

針對(duì)VDMOS器件多元胞，大管芯的特點(diǎn)，通過減小外延片串聯(lián)電阻，降低器件導(dǎo)通電阻，從而提高單位面積的電流通量，實(shí)現(xiàn)減小管芯面積、降低器件功耗、提高單片產(chǎn)出率的目的，這也是當(dāng)前VDMOS器件發(fā)展的重要方向之一[3]。

文章通過精確調(diào)整外延層生長不同時(shí)段的摻雜量，來使外延層過渡區(qū)坡度變緩，過渡區(qū)寬度延展2～3倍，載流子濃度程梯度變化，在保持有效外延層厚度不變的前提下，降低了導(dǎo)通電阻，達(dá)到了預(yù)期效果。

1 工藝試驗(yàn)

其中，Repi為高阻外延層的導(dǎo)通電阻。該電阻在高壓器件中非常重要，在大于500V的器件中，Repi通常占Rdson的50%以上；RN+為N+襯底層的導(dǎo)通電阻——這部分電阻也由于摻雜濃度較高，可以忽略不計(jì)[5]。此次VDMOS產(chǎn)品的導(dǎo)通電阻Rdson得以降低的關(guān)鍵是改善了外延層過渡區(qū)的形貌，展寬了過渡區(qū)的寬度，使載流子濃度的變化更為緩慢，因此減小了導(dǎo)通電阻Rdson。

3 結(jié)束語

文章主要研究了低Rdson值VDMOS晶體管用硅外延片的制備方法，在保證器件的良率以及其他性能不損失的前提條件下，實(shí)現(xiàn)導(dǎo)通電阻Rdson下降10%以上。通過調(diào)節(jié)初始過渡區(qū)生長階段的細(xì)微摻雜量變化，有效的延展了過渡區(qū)的寬度，降低了Rdson，同時(shí)保證了外延產(chǎn)品的厚度、電阻率德低不均勻性?，F(xiàn)階段已成功研究出了可減小Rdson的VDMOS晶體管用硅外延片。

參考文獻(xiàn)

[1]王英，何杞鑫，方紹華.高壓功率VDMOS管的設(shè)計(jì)研制[J].電子器件，2006，29（1）：5-8.

[2]Michael Y.Kwong.Series Resistance Calculation for Source/Drain Extension Regions Using 2-D Device Simulation[J].IEEE Trans actions on Electron Devices， July 2002， 49（11）：1882-1886.

[3]Rene P. Zingg.On the Specific On-Resistance of High-Voltage and Power Devices [J].IEEE Transactions on Electron Devices， MARCH 2004，51（3）：492-499.

[4]姜艷，陳龍，沈克強(qiáng).VDMOS的導(dǎo)通電阻模型[J].電子器件，2008，31（2）：537-541.

[5]趙麗霞，袁肇耿，張鶴鳴.高壓VDMOS用外延片的外延參數(shù)設(shè)計(jì)[J].工藝技術(shù)與材料，2009，34（4）：348-350.endprint

摘 要：文章采用化學(xué)氣相沉積方法（CVD）在6英寸<100>晶向的重?fù)絊b硅襯底（0.01～0.02Ω·cm）上生長N/N+型硅外延片，采用SRP擴(kuò)展電阻測(cè)試測(cè)試外延層過渡區(qū)寬度，傅里葉光譜儀測(cè)試外延層厚度，CV汞探針測(cè)試儀測(cè)試外延層電阻率；制備外延層厚度56μm、電阻率13Ω·cm的硅外延片，并通過展寬外延層過渡區(qū)由4μm增長至13μm，有效降低外延片串聯(lián)電阻，從而實(shí)現(xiàn)VDMOS器件的導(dǎo)通電阻由4.37Ω降低至3.59Ω，VDMOS器件導(dǎo)通電阻降幅達(dá)到17.85%。

關(guān)鍵詞：VDMOS；外延層過渡區(qū)；外延生長工藝

引言

垂直雙擴(kuò)散MOS（VDMOS）晶體管具有輸入阻抗高、開關(guān)速度快、工作頻率高、電壓控制、熱穩(wěn)定性好等一系列獨(dú)特特點(diǎn)[1]， 目前已在開關(guān)穩(wěn)壓電源、高頻加熱、計(jì)算機(jī)接口電路以及功率放大器等方面獲得了廣泛的應(yīng)用[2]。

針對(duì)VDMOS器件多元胞，大管芯的特點(diǎn)，通過減小外延片串聯(lián)電阻，降低器件導(dǎo)通電阻，從而提高單位面積的電流通量，實(shí)現(xiàn)減小管芯面積、降低器件功耗、提高單片產(chǎn)出率的目的，這也是當(dāng)前VDMOS器件發(fā)展的重要方向之一[3]。

文章通過精確調(diào)整外延層生長不同時(shí)段的摻雜量，來使外延層過渡區(qū)坡度變緩，過渡區(qū)寬度延展2～3倍，載流子濃度程梯度變化，在保持有效外延層厚度不變的前提下，降低了導(dǎo)通電阻，達(dá)到了預(yù)期效果。

1 工藝試驗(yàn)

其中，Repi為高阻外延層的導(dǎo)通電阻。該電阻在高壓器件中非常重要，在大于500V的器件中，Repi通常占Rdson的50%以上；RN+為N+襯底層的導(dǎo)通電阻——這部分電阻也由于摻雜濃度較高，可以忽略不計(jì)[5]。此次VDMOS產(chǎn)品的導(dǎo)通電阻Rdson得以降低的關(guān)鍵是改善了外延層過渡區(qū)的形貌，展寬了過渡區(qū)的寬度，使載流子濃度的變化更為緩慢，因此減小了導(dǎo)通電阻Rdson。

3 結(jié)束語

文章主要研究了低Rdson值VDMOS晶體管用硅外延片的制備方法，在保證器件的良率以及其他性能不損失的前提條件下，實(shí)現(xiàn)導(dǎo)通電阻Rdson下降10%以上。通過調(diào)節(jié)初始過渡區(qū)生長階段的細(xì)微摻雜量變化，有效的延展了過渡區(qū)的寬度，降低了Rdson，同時(shí)保證了外延產(chǎn)品的厚度、電阻率德低不均勻性。現(xiàn)階段已成功研究出了可減小Rdson的VDMOS晶體管用硅外延片。

參考文獻(xiàn)

[1]王英，何杞鑫，方紹華.高壓功率VDMOS管的設(shè)計(jì)研制[J].電子器件，2006，29（1）：5-8.

[2]Michael Y.Kwong.Series Resistance Calculation for Source/Drain Extension Regions Using 2-D Device Simulation[J].IEEE Trans actions on Electron Devices， July 2002， 49（11）：1882-1886.

[3]Rene P. Zingg.On the Specific On-Resistance of High-Voltage and Power Devices [J].IEEE Transactions on Electron Devices， MARCH 2004，51（3）：492-499.

[4]姜艷，陳龍，沈克強(qiáng).VDMOS的導(dǎo)通電阻模型[J].電子器件，2008，31（2）：537-541.

[5]趙麗霞，袁肇耿，張鶴鳴.高壓VDMOS用外延片的外延參數(shù)設(shè)計(jì)[J].工藝技術(shù)與材料，2009，34（4）：348-350.endprint

摘 要：文章采用化學(xué)氣相沉積方法（CVD）在6英寸<100>晶向的重?fù)絊b硅襯底（0.01～0.02Ω·cm）上生長N/N+型硅外延片，采用SRP擴(kuò)展電阻測(cè)試測(cè)試外延層過渡區(qū)寬度，傅里葉光譜儀測(cè)試外延層厚度，CV汞探針測(cè)試儀測(cè)試外延層電阻率；制備外延層厚度56μm、電阻率13Ω·cm的硅外延片，并通過展寬外延層過渡區(qū)由4μm增長至13μm，有效降低外延片串聯(lián)電阻，從而實(shí)現(xiàn)VDMOS器件的導(dǎo)通電阻由4.37Ω降低至3.59Ω，VDMOS器件導(dǎo)通電阻降幅達(dá)到17.85%。

關(guān)鍵詞：VDMOS；外延層過渡區(qū)；外延生長工藝

引言

垂直雙擴(kuò)散MOS（VDMOS）晶體管具有輸入阻抗高、開關(guān)速度快、工作頻率高、電壓控制、熱穩(wěn)定性好等一系列獨(dú)特特點(diǎn)[1]， 目前已在開關(guān)穩(wěn)壓電源、高頻加熱、計(jì)算機(jī)接口電路以及功率放大器等方面獲得了廣泛的應(yīng)用[2]。

針對(duì)VDMOS器件多元胞，大管芯的特點(diǎn)，通過減小外延片串聯(lián)電阻，降低器件導(dǎo)通電阻，從而提高單位面積的電流通量，實(shí)現(xiàn)減小管芯面積、降低器件功耗、提高單片產(chǎn)出率的目的，這也是當(dāng)前VDMOS器件發(fā)展的重要方向之一[3]。

文章通過精確調(diào)整外延層生長不同時(shí)段的摻雜量，來使外延層過渡區(qū)坡度變緩，過渡區(qū)寬度延展2～3倍，載流子濃度程梯度變化，在保持有效外延層厚度不變的前提下，降低了導(dǎo)通電阻，達(dá)到了預(yù)期效果。

1 工藝試驗(yàn)

其中，Repi為高阻外延層的導(dǎo)通電阻。該電阻在高壓器件中非常重要，在大于500V的器件中，Repi通常占Rdson的50%以上；RN+為N+襯底層的導(dǎo)通電阻——這部分電阻也由于摻雜濃度較高，可以忽略不計(jì)[5]。此次VDMOS產(chǎn)品的導(dǎo)通電阻Rdson得以降低的關(guān)鍵是改善了外延層過渡區(qū)的形貌，展寬了過渡區(qū)的寬度，使載流子濃度的變化更為緩慢，因此減小了導(dǎo)通電阻Rdson。

3 結(jié)束語

文章主要研究了低Rdson值VDMOS晶體管用硅外延片的制備方法，在保證器件的良率以及其他性能不損失的前提條件下，實(shí)現(xiàn)導(dǎo)通電阻Rdson下降10%以上。通過調(diào)節(jié)初始過渡區(qū)生長階段的細(xì)微摻雜量變化，有效的延展了過渡區(qū)的寬度，降低了Rdson，同時(shí)保證了外延產(chǎn)品的厚度、電阻率德低不均勻性?，F(xiàn)階段已成功研究出了可減小Rdson的VDMOS晶體管用硅外延片。

參考文獻(xiàn)

[1]王英，何杞鑫，方紹華.高壓功率VDMOS管的設(shè)計(jì)研制[J].電子器件，2006，29（1）：5-8.

[2]Michael Y.Kwong.Series Resistance Calculation for Source/Drain Extension Regions Using 2-D Device Simulation[J].IEEE Trans actions on Electron Devices， July 2002， 49（11）：1882-1886.

[3]Rene P. Zingg.On the Specific On-Resistance of High-Voltage and Power Devices [J].IEEE Transactions on Electron Devices， MARCH 2004，51（3）：492-499.

[4]姜艷，陳龍，沈克強(qiáng).VDMOS的導(dǎo)通電阻模型[J].電子器件，2008，31（2）：537-541.

[5]趙麗霞，袁肇耿，張鶴鳴.高壓VDMOS用外延片的外延參數(shù)設(shè)計(jì)[J].工藝技術(shù)與材料，2009，34（4）：348-350.endprint