張獻(xiàn)中，張 濤

（武漢科技大學(xué) 信息科學(xué)與工程學(xué)院，湖北 武漢 430081）

頻率合成技術(shù)的發(fā)展及應(yīng)用

張獻(xiàn)中，張 濤

（武漢科技大學(xué) 信息科學(xué)與工程學(xué)院，湖北 武漢 430081）

本文基于對(duì)目前頻率合成技術(shù)的橫向比較，詳細(xì)介紹了頻率合成技術(shù)的歷史、現(xiàn)狀；介紹并分析了幾種主要頻率合成技術(shù)的基本原理，最后，介紹了頻率合成技術(shù)數(shù)字化、集成化和軟件化。本文對(duì)全面了解頻率合成技術(shù)具有非常重要的實(shí)際應(yīng)用價(jià)值。

頻率合成器；PLL；DDS；芯片；FPGA

頻率合成技術(shù)是用一個(gè)或數(shù)個(gè)高頻率穩(wěn)定度的參考頻率源，通過頻率域的線性運(yùn)算產(chǎn)生多個(gè)與參考頻率穩(wěn)定度相同或接近的新頻率的技術(shù)。頻率合成技術(shù)不但能提高通信頻率和通信設(shè)備的穩(wěn)定度、準(zhǔn)確度，而且還能滿足通信自動(dòng)化對(duì)頻率可控和存儲(chǔ)的要求，以及抗干擾對(duì)快速跳頻的要求。在通信、雷達(dá)和導(dǎo)航等設(shè)備中，頻率合成器既是發(fā)射機(jī)的激勵(lì)信號(hào)源，又是接收機(jī)的本地振蕩器；在電子對(duì)抗設(shè)備中，它可以作為干擾信號(hào)發(fā)生器；在測(cè)試設(shè)備中，可作為標(biāo)準(zhǔn)信號(hào)源，因此頻率合成器被人們稱為許多電子系統(tǒng)的“心臟”。

1 頻率合成技術(shù)的發(fā)展

頻率合成技術(shù)最早開始于上個(gè)世紀(jì)30年代，發(fā)展至今,已經(jīng)比較成熟，主要有以下幾類，分別為：直接模擬頻率合成、鎖相式頻率合成、直接數(shù)字頻率合成和混合頻率合成。

1.1 直接模擬頻率合成技術(shù)

直接模擬頻率合成技術(shù)是一種早期的頻率合成技術(shù)，它用一個(gè)或幾個(gè)參考頻率源經(jīng)諧波發(fā)生器變成一系列諧波，再經(jīng)混頻、分頻、倍頻和濾波等處理產(chǎn)生大量的離散頻率，直接模擬頻率合成技術(shù)簡(jiǎn)單易行、頻率轉(zhuǎn)換時(shí)間短、相位噪音低，但因采用了大量的分頻、混頻、倍頻和濾波等模擬元件，使合成器的體積大、易產(chǎn)生雜散分量、元件的非線性影響難以抑制。

直接頻率合成法的優(yōu)點(diǎn)是工作可靠，頻率轉(zhuǎn)換速度快，相位噪聲低，缺點(diǎn)是需要大量的混頻器、分頻器和濾波器、且難以集成化，所以體積大，價(jià)格也貴，目前已基本不用。

1.2 鎖相式頻率合成技術(shù)

鎖相式頻率合成器[1]是采用鎖相環(huán)（Phase-Locked Loop,PLL）進(jìn)行頻率合成的一種頻率合成技術(shù)。PLL是一個(gè)能夠跟蹤輸入信號(hào)相位的閉環(huán)自動(dòng)控制系統(tǒng)，它通常由鑒相器（Phase Detector,PD）、環(huán)路濾波器（ Loop Filter,LF）、壓控振蕩器（Voltage Controlled Oscillator,VCO）和兩個(gè)分頻器等幾部分組成。鎖相環(huán)組成的原理框圖如圖1所示。

圖1 鎖相式頻率合成器基本原理圖Fig. 1 PLL frequency synthesizer basic schematic

鎖相環(huán)頻率合成器的工作原理是：輸出信號(hào)頻率與外部參考頻率進(jìn)行相位比較，由誤差相位θe(t)產(chǎn)生誤差電壓ud(t)，誤差電壓經(jīng)過環(huán)路濾波器F（p）的過濾得到控制電壓uc(t)，控制電壓加到壓控振蕩器上使之產(chǎn)生頻率偏移，來跟蹤輸入信號(hào)頻率ωi(t)。若輸入ωi為固定頻率，在uc(t)的作用下，ωv(t)向ωi靠攏，一旦達(dá)到兩者相等時(shí)，若滿足一定條件，環(huán)路就能穩(wěn)定下來，達(dá)到鎖定。鎖定之后，被控的壓控振蕩器頻率與輸入信號(hào)頻率相同，兩者之間維持一定的穩(wěn)態(tài)相位差。

PLL主要分為3類：模擬PLL、數(shù)字PLL和數(shù)?；旌螾LL。若在鎖相環(huán)中插入數(shù)字分頻器和數(shù)字鑒相器，即成為數(shù)字鎖相環(huán)；數(shù)字鎖相頻率合成技術(shù)是目前的主流技術(shù)。數(shù)?；旌螾LL又叫電荷泵鎖相環(huán)CPPLL（Charge Pump PLL）,它的組成既有模擬電路也有數(shù)字電路。電荷泵鎖相環(huán)與模擬鎖相環(huán)相比，具有無限的捕獲范圍和跟蹤范圍，捕獲時(shí)間短，線性范圍大，成本低等優(yōu)點(diǎn)，得到廣泛的應(yīng)用。目前單片集成頻率合成器鎖相環(huán)幾乎全部采用電荷泵鎖相環(huán)。

1.3 直接數(shù)字合成技術(shù)

近年來，隨著微電子技術(shù)的迅速發(fā)展，直接數(shù)字頻率合成器（Direct DigitaI Freguency Synthesis 簡(jiǎn)稱 DDS）得到了飛速的發(fā)展。DDS的基本結(jié)構(gòu)包括[3]：相位累加器、正弦查詢表ROM、數(shù)模轉(zhuǎn)換器DAC和低通濾波器LPF等。其基本框圖如圖2所示。

圖2 DDS基本原理圖Fig. 2 DDS Basic Schematic

相位累加器PA (Phase Accumulator)在K位頻率控制字FCW(Frequency Control Word)的控制下, 以參考時(shí)鐘頻率關(guān)為采樣頻率,產(chǎn)生待合成信號(hào)的數(shù)字線性相位序列，將相位累加器的高N位作為地址碼通過正弦查詢表ROM變換, 產(chǎn)生M位對(duì)應(yīng)信號(hào)波形的數(shù)字序列, 再由數(shù)模轉(zhuǎn)換器DAC將其轉(zhuǎn)化為階梯模擬電壓波形,最后由低通濾波器 LPF將其平滑為連續(xù)的正弦波形作為輸出, 這就是DDS 的基本工作原理。

該DDS系統(tǒng)的核心是相位累加器，它由一個(gè)加法器和一個(gè)位相位寄存器組成，每來一個(gè)時(shí)鐘，相位寄存器以步長增加，相位寄存器的輸出與相位控制字相加，然后輸入到正弦查詢表地址上。正弦查詢表包含一個(gè)周期正弦波的數(shù)字幅度信息，每個(gè)地址對(duì)應(yīng)正弦波中 0～360° 范圍的一個(gè)相位點(diǎn)。查詢表把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號(hào)，驅(qū)動(dòng)DAC，輸出模擬量。相位寄存器每經(jīng)過2N/K 個(gè)時(shí)鐘 后回到初始狀態(tài)，相應(yīng)地正弦查詢表經(jīng)過一個(gè)循環(huán)回到初始位置，整個(gè)DDS系統(tǒng)輸出一個(gè)正弦波。

由上可知 , DDS技術(shù)可以理解為數(shù)字信號(hào)處理中信號(hào)綜合的硬件實(shí)現(xiàn)問題,即給定信號(hào)幅度、頻率、相位參數(shù)，產(chǎn)生所需要的信號(hào)波形。從系統(tǒng)的角度可以認(rèn)為是給定輸入時(shí)鐘和頻率控制字K，輸出一一對(duì)應(yīng)的正弦信號(hào)。由于DDS采用了不同于傳統(tǒng)頻率合成方法的全數(shù)字結(jié)構(gòu)，所以DDS技術(shù)具備了直接模擬頻率合成和間接頻率合成方法所不具備的許多特點(diǎn):

由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。但DDS也有局限性，主要表現(xiàn)在：

1）輸出頻帶范圍有限 受器件速度(特別是DAC)的限制，使得工作時(shí)鐘頻率fc較低，DDS不能直接運(yùn)用于微波頻段，這也是DDS的主要缺點(diǎn)之一；2）雜散抑制差 DDS全數(shù)字結(jié)構(gòu)帶來了許多優(yōu)點(diǎn)，但正是由于這種結(jié)構(gòu)以及尋址ROM時(shí)采用的相位截?cái)?、DAC位數(shù)有限等決定了DDS的雜散抑制較差。

通過以上3種頻率合成技術(shù)的分析，我們可以簡(jiǎn)要總結(jié)出各自的性能特點(diǎn)[4]。如表1所示。

表1 三種頻率合成器的性能比較Tab.1 Performance comparison of the three frequency synthesizer

1.4 混合頻率合成技術(shù)

根據(jù)PLL和DDS的特點(diǎn)可知，PLL頻率合成技術(shù)具有高頻率、寬帶、頻譜質(zhì)量好的優(yōu)點(diǎn)，但是其頻率轉(zhuǎn)換速度低。而DDS技術(shù)則具有高速頻率跳變能力、頻率和相位分辨率高，但在設(shè)計(jì)電路時(shí)經(jīng)常要在帶寬、頻率精度、頻率轉(zhuǎn)換時(shí)間、相位噪聲等要求中折衷考慮。因此，出現(xiàn)了多種將兩種技術(shù)結(jié)合起來構(gòu)成DDS與PLL混合技術(shù)實(shí)現(xiàn)頻率合成的方案[5]，DDS+PLL頻率合成就是以DDS作為PLL的參考源驅(qū)動(dòng)PLL的一類混合型頻率合成技術(shù)。DDS有輸出步長小而又有較高相噪的優(yōu)點(diǎn)，但同時(shí)又有雜散較多的缺點(diǎn)。而PLL在輸出步長小時(shí)，相位噪聲差，但它對(duì)雜散的抑制性能良好。所以DDS與PLL兩種頻率合成技術(shù)結(jié)合起來，取長補(bǔ)短，相得益彰，是一種非常合理的頻率合成解決頻率合成技術(shù)的性能指標(biāo)。

DDS+PLL混合頻率合成的方案主要有DDS激勵(lì)PLL組合以及DDS與PLL混頻組合兩種。

1.4.1 DDS激勵(lì)PLL頻率合成器系統(tǒng)

DDS激勵(lì)PLL是目前最簡(jiǎn)單和最常用的頻率合成組合方案[6]，將PLL設(shè)計(jì)成N倍頻環(huán)， DDS輸出通過帶通濾波器BPF后直接作為PLL的參考信號(hào)，此處加入的帶通濾波器是為了抑制DDS的寬帶頻率雜散。這個(gè)DDS組合PLL的頻率合成方法，是將DDS作為PLL的參考源來驅(qū)動(dòng)PLL，系統(tǒng)穩(wěn)定性高，結(jié)構(gòu)簡(jiǎn)單易實(shí)現(xiàn)，可以實(shí)現(xiàn)較高的頻率輸出，具有很高的分辨率，在N不太大時(shí)，相位噪聲和雜散都可以較低，充分體現(xiàn)了DDS+PLL組合系統(tǒng)的優(yōu)越性。另一方面，由于DDS輸出端的帶通濾波器無法濾除通帶內(nèi)的雜散，在PLL將DDS輸出頻率N倍頻的同時(shí)，這些雜散將會(huì)被放大，這對(duì)系統(tǒng)頻譜純度有一定影響。DDS激勵(lì)PLL系統(tǒng)原理圖如圖3所示。

圖3 DDS激勵(lì)PLL系統(tǒng)原理圖Fig. 3 DDS Incentive PLL System Schematic

由此可知，DDS激勵(lì)PLL組合系統(tǒng)的輸出頻率fOut為：fOut=N×fDDS，通過程序控制改變DDS輸出頻率或PLL倍頻系數(shù)N就可以改變輸出頻率。輸出頻率分辨率fd=N×fDDSd，其中fDDSd為DDS的頻率分辨率。

1.4.2 DDS內(nèi)插PLL頻率合成方案

DDS內(nèi)插于PLL環(huán)路，將DDS的輸出與PLL中的反饋分量相混頻，經(jīng)過N分頻后作為鑒相器的參考輸入，通過改變DDS的輸出頻率來改變鑒相器的鑒相頻率，最終達(dá)到控制系統(tǒng)輸出頻率的目的[7]。該方案的優(yōu)點(diǎn)是：DDS沒有參與倍頻，因此雜散和相位噪聲的倍頻惡化問題對(duì)系統(tǒng)的影響比較小，其他優(yōu)點(diǎn)和DDS激勵(lì) PLL差不多，理論上能夠得到很好的相噪和雜散特性。但是此方案也存在一些缺點(diǎn)：1）如果用于很高頻段，則系統(tǒng)中的帶通濾波器需要有很好的選擇性，從而不易實(shí)現(xiàn)；2）如果用于稍低的頻段，那么交調(diào)分量一旦接近混頻輸出信號(hào)，也將加大濾波器的設(shè)計(jì)難度。該系統(tǒng)原理圖如圖4所示。

圖4 DDS內(nèi)插PLL系統(tǒng)原理圖Fig. 4 DDS interpolate PLL system schematic

該方案把DDS內(nèi)插到PLL環(huán)內(nèi)，具體來說就是用DDS的輸出和PLL中的反饋分量相混頻，然后作為鑒相器的參考輸入，通過改變DDS的輸出頻率，從而改變鑒相器頻率，來達(dá)到控制系統(tǒng)輸出頻率的目的。

2 頻率合成技術(shù)的新進(jìn)展

2.1 頻率合成器芯片

隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的飛速發(fā)展，頻率合成技術(shù)從分立元件迅速發(fā)展到全集成化，即所有元件集成到一塊芯片上。頻率合成器的發(fā)展趨勢(shì)是頻率更高、系統(tǒng)功能更強(qiáng)、制作工藝更先進(jìn)、集成度更高、成本更低、功耗更低、系列產(chǎn)品更加完善等。頻率合成器在國外已經(jīng)發(fā)展的比較成熟，形成了各種類型的鎖相式頻率合成器、直接數(shù)字頻率合成器、雙環(huán)或多環(huán)鎖相式頻率合成器、DDS與PLL混合式頻率合成器等系列產(chǎn)品。

生產(chǎn)頻率合成器的國外廠商主要有美國國家半導(dǎo)體（NSC）（已被TI公司收購）、美國模擬器件公司（AD）、德州儀器（TI）、凌特爾特公司（Linear）、Hittite、意法半導(dǎo)體等。

AD公司的ADF41020頻率合成器，可以用于無線接收機(jī)和發(fā)射機(jī)的上變頻和下變頻部分，頻率范圍達(dá)到4～18 GHz，供電電流30 mA。ADF41020提供極高的帶寬，設(shè)計(jì)中無需倍頻，從而簡(jiǎn)化系統(tǒng)框架并降低成本。其工作帶寬高達(dá)18 GHz，是當(dāng)今市場(chǎng)上能夠提供的最高PLL頻率合成器。

美國國家半導(dǎo)體（NSC）公司的用于射頻個(gè)人通信Δ-∑的低功耗雙路PLL頻率合成器LMX2487E，頻率范圍3～7.5 GHz，供電電壓2.5～3.6 V。具有集成VCO的PLL頻率合成器LMX2541可以實(shí)現(xiàn)32 MHz～4 GHz的頻率范圍。

TI公司的TRF3765頻率合成器是一款寬頻帶整數(shù)-N/分?jǐn)?shù)-N頻率合成器，此合成器具有一個(gè)整數(shù)型寬頻帶壓控振蕩器(VCO)?？删幊梯敵龇峙淦骺蓪?shí)現(xiàn) 300 MHz～4.8 GHz之間的連續(xù)頻率范圍。

凌力爾特公司(Linear) 推出高性能6GH整數(shù) N 頻率合成器 LTC6945，該器件具卓越的 -226 dBc/Hz 歸一化閉環(huán)帶內(nèi)相位噪聲、出色的-274 dBc/Hz歸一化帶內(nèi)1/f噪聲、-157 dBc/Hz的寬帶相位噪聲層和同類最佳的-102 dBc 雜散輸出該器件有一個(gè)內(nèi)置的輸出分頻器，可從1到6編程，以將調(diào)諧頻率覆蓋范圍擴(kuò)展為低至350 MHz。

2.2 頻率合成器的軟件實(shí)現(xiàn)

隨著DSP和FPGA技術(shù)的發(fā)展，人們運(yùn)用軟件無線電的思想，采用大規(guī)?？删幊踢壿嬈骷?gòu)成鎖相環(huán)與頻率合成器的硬件平臺(tái)，可以在不改變硬件平臺(tái)的情況下，采用軟件編程的方法實(shí)現(xiàn)鎖相環(huán)的功能[8]。

目前，DDS系統(tǒng)基本上都是采用現(xiàn)場(chǎng)可編程門陣列(FPGA)來實(shí)現(xiàn)其數(shù)字部分。它不僅具有高速、可靠，內(nèi)嵌RAM模塊，而且可以根據(jù)需要方便地把波形存儲(chǔ)表內(nèi)嵌入FPGA中，實(shí)現(xiàn)不同波形的靈活設(shè)計(jì)。在DDS系統(tǒng)中，F(xiàn)PGA主要實(shí)現(xiàn)如下功能：1）實(shí)現(xiàn)相位累加器；2）波形數(shù)據(jù)存儲(chǔ)的查找表。

3 結(jié)束語

文中綜述了頻率合成技術(shù)的發(fā)展歷史，分析了幾種主要頻率合成技術(shù)的工作原理，也介紹了頻率合成技術(shù)的最新進(jìn)展?？傊?，頻率合成技術(shù)正向集成化、數(shù)字化、軟件化、高速化、低成本、低功耗方向發(fā)展，這也會(huì)使頻率合成技術(shù)在現(xiàn)代航空，遙控遙測(cè)，雷達(dá)，通信等電子系統(tǒng)得到更廣泛的應(yīng)用。

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The development and application of frequency synthesis technology

ZHANG Xian-zhong, ZHANG Tao
（Information Science and Engineering, Wuhan University of Science and Techndgy,Wuhan 430081, China）

This paper，based on the horizontal comparison of latest frequency synthesis technology, details the history and current situation of frequency synthesis technology; Presents and analyzes the basic principles of the main frequency synthesis technology; Finally, introduces the digitization、integrated and the software of the frequency synthesis technology. This paper has a very important practical value to comprehensive understanding of the frequency synthesis technology.

frequency synthesizer; PLL; chip; FPGA

TN74

A

1674-6236(2014)03-0142-04

2013–05–14 稿件編號(hào)：201305156

張獻(xiàn)中(1987—)，男，河南南陽人，碩士。研究方向：模擬CMOS集成電路設(shè)計(jì)。