孫 巖,黎鐵軍,艾明哲,胡 軍,曹躍勝

(國防科學技術大學計算機學院，湖南 長沙 410073)

基于仿真的14Gbps高速通道設計與優(yōu)化*

孫 巖,黎鐵軍,艾明哲,胡 軍,曹躍勝

(國防科學技術大學計算機學院，湖南 長沙 410073)

信號傳輸速率是衡量高性能計算機系統(tǒng)的一項重要指標，隨著現代高性能計算系統(tǒng)中的信號傳輸速率達到并超過10 Gbps，快速提高的信號速率使得高速通道的設計面臨嚴峻挑戰(zhàn)?；谛盘柾暾苑抡娣治觯瑢σ豢?4 Gbps高速通道進行優(yōu)化設計。通過手動3D建模與真實模型提取的混合建模技術提高仿真速度，采用全通道協同仿真預測高速通道的整體性能和瓶頸，并重點對過孔、介質材料、線寬和線間距等進行仿真實驗與優(yōu)化，成功實現了14 Gbps高速信號的穩(wěn)定傳輸。

高速通道；信號完整性；仿真；3D建模

1 引言

在現代高性能計算系統(tǒng)中，信號傳輸速率是一項重要的技術指標，提高頻率和互連傳輸速率一直是硬件設計者不懈追求的目標[1]。目前主流的高性能計算系統(tǒng)中互連傳輸速率已經達到或接近10 Gbps[2]，一些系統(tǒng)甚至已經超過該速率[3]。然而，隨著傳輸速率的不斷提高，由于損耗引起的信號上升沿退化加劇，時序裕量逐漸減小，寄生效應更加顯著等，這些因素使得高速通道的設計面臨越來越嚴峻的挑戰(zhàn)。高速通道設計必須消除或減少高速信號傳輸過程中影響信號完整性的各種因素，突破傳輸通道設計與工藝上的約束，實現芯片間高速信號的互連傳輸。芯片間的信號傳輸速率已經成為制約全系統(tǒng)性能的瓶頸，怎樣使用較小的代價實現更高的信號傳輸速率，是現代高性能計算系統(tǒng)設計中必須考慮的問題。

在高速通道設計初期，創(chuàng)建元器件、關鍵網絡和整個系統(tǒng)的電氣電路模型并進行局部和系統(tǒng)級的仿真，可對通道的性能進行預測，從而指導優(yōu)化設計[4]?；诜抡娴脑O計不僅使得設計過程可控，而且還可減少設計風險，降低設計成本[5]。本文主要針對一款14 Gbps高速通道進行設計與優(yōu)化，設計和優(yōu)化過程都基于仿真的指導進行。在仿真中，通過使用手動3D建模與真實模型提取的混合建模技術提高仿真速度，采用全通道協同仿真預測高速通道的整體性能和瓶頸，并根據仿真分析的結果，重點對過孔、介質材料、線寬和線間距等進行仿真實驗與優(yōu)化。結果表明，基于仿真的高速通道設計優(yōu)化方法較好地預測了整個通道的性能瓶頸，降低了分析難度，從仿真結果來看成功實現了14 Gbps高速信號的穩(wěn)定傳輸。

2 模型建立與驗證

14 Gbps高速通道中影響信號質量的主要因素有連接器、過孔和傳輸線等。在進行全通道仿真之前，必須對以上要素建立準確的模型，或對已有的模型進行驗證。模型驗證有兩個目的：(1)確保所驗證的模型對該元素電氣特性的描述準確無誤，(2)對單個模型的參數進行驗證和掃描，了解該元素的電氣特性變化趨勢和規(guī)律，為通道的優(yōu)化提供依據。

2.1 連接器模型的驗證

為了提高信道中的數據傳輸速率，減少由于損耗引起的信號完整性問題，連接器在設計時會綜合考慮引腳排列、板卡間距、介質材料及信號完整性等因素，提供低損耗、低串擾和阻抗匹配性能強的連接器模型。在進行全通道仿真時只需驗證連接器模型的電氣特性是否準確，從而縮短了仿真周期，減小了建模與真實模型電氣特性存在的差異。

在14 Gbps高速通道仿真中，連接器供應商提供了S參數模型和測試結果，測試得到的連接器模型的S參數如圖1所示。進行全通道仿真前需采用仿真軟件對連接器S參數模型進行驗證，確保S參數模型電氣特性滿足設計要求。根據連接器S參數模型驗證的條件提取的S參數如圖2所示。

Figure 1 S parameter of connector model圖1 連接器模型的S參數

Figure 2 Extracted S parameter of connector model圖2 連接器模型驗證提取的S參數

對圖1和圖2驗證提取的S參數圖進行比較，插入損耗基本相等，在10 GHz均為-30 dB；測試得到的S參數遠端串擾比驗證提取的略小，但趨勢相同，滿足仿真要求。分析可知，造成微小差異的主要原因有：(1)模型驗證時由于軟件限制有些條件無法滿足，如背鉆、樁線長度等；(2)模型驗證時傳輸線采用的是無彎折的直線，這與真實連接器模型不完全一致。

2.2 過孔的建模與優(yōu)化

過孔是印制電路板和封裝結構最常用的一種電路模型，能夠為不同板層的電路板提供電氣連接。隨著傳輸速率的不斷升高，在進行電路設計時也要充分考慮過孔的電氣特性。因此，準確的3D建模對高速互連系統(tǒng)的信號完整性起著至關重要的作用。

因為過孔會導致很大的阻抗突變，損耗較大，因此高速走線在板上一般不換層。過孔主要是板間連接器的壓接孔，采用仿真軟件建立過孔模型時需考慮以下四個關鍵因素：(1)孔徑；(2)焊盤；(3)反焊盤；(4)樁線。

經研究發(fā)現，過孔的殘樁(Stub)會顯著增加過孔的寄生電容，造成信號的衰減。背鉆可以有效減少Stub的電容效應。如圖3所示，假設信號在S2層出線，如果沒有背鉆，信號從Top層傳入后在S2層處分開成兩部分，一部分繼續(xù)沿著過孔Stub傳輸到底部開路后全反射回來，在S2層位置又分為兩部分。若Stub較長，則過孔會產生一個較低的諧振頻率點，從而對插損造成很大的影響。

Figure 3 Stub of via and backdrill圖3 過孔Stub及背鉆

在進行高速互連PCB板的設計中，傳輸線互連采用差分耦合模式以提高信號的抗干擾能力，因此過孔應采用差分過孔模型。正確設置材料屬性和疊層參數后，通過改變孔徑大小、焊盤/反焊盤尺寸以及樁線長度，建立不同的3D模型并提取S參數，從而對過孔模型進行優(yōu)化。優(yōu)化后的差分過孔模型如圖4所示，其中過孔半徑為9 mil，焊盤半徑為17 mil，反焊盤半徑為21 mil，背鉆深度為100 mil。

Figure 4 Differential via model圖4 差分過孔模型圖

經過仿真分析發(fā)現，過孔的樁線長度對插損影響很大，故對樁線的長度進行仿真優(yōu)化。保證其它參數不變，使背鉆深度范圍為0 mil～100 mil、步長為20 mil進行仿真，得到的回損和插損如圖5所示。

Figure 5 S parameter of variational depth of backdrill圖5 背鉆深度改變引起的S參數變化

從圖5中可以看出：隨著背鉆深度的加深，回損逐漸變小；隨著背鉆深度的加深，從圖5b可知，插損出現的諧振頻率點往高頻移動，當背鉆深度為0 mil時(即無背鉆的情況)，插損在9.5 GHz出現明顯諧振；當背鉆深度為100 mil時(殘留Stub約為16 mil)，插損在仿真頻率范圍內無諧振出現。因此，在14 Gbps信號通道中，對過孔進行背鉆處理可顯著改善信號質量。

2.3 傳輸線的建模與優(yōu)化

傳輸線作為信號傳輸的載體，隨著頻率升高，上升邊沿退化加劇，傳輸線的電氣特性成為影響信號完整性的主要因素之一。在高速互連系統(tǒng)中，單一網絡中由于阻抗突變會引起反射，多個網絡之間存在串擾，為減小反射和串擾所引起的損耗，需對傳輸線進行3D建模仿真優(yōu)化。

(1)子板材料仿真。

由于子板上高速走線較短，而N4000-13SI板材比FR4成本高得多，綜合考慮下采用仿真分析FR4板材與N4000-13SI板材的區(qū)別，從而確定子板材使用的材料。

子板材料改變時，調整對應的線寬，而線間距保持不變，以減少串擾改變的影響，具體見表1。

Table 1 Simulation conditions of daughter card表1 子板仿真條件

根據表1中的條件，在版圖文件中查看到高速線的長度約為2 218 mil，建立仿真模型，如圖6所示，仿真得到的S參數結果如圖7所示。

Figure 6 Simulation model of differential microstrip lines圖6 微帶差分線仿真模型

Figure 7 Simulation results of daughterboard圖7 子板仿真結果圖

從結果可以看出，FR4材料與N4000-13SI材料相比，N4000-13SI材料回損更好，插損略有減小，故子板上可以采用FR4材料，相對于N4000-13SI，FR4材料的性能變化較小，能夠大幅度降低成本。

(2)背板線寬線間距的仿真優(yōu)化。

在10 Gbps傳輸通道的設計中，主要采用的線寬/線間距/線寬為5/5/5；而在14 Gbps通道中，由于頻率變高，損耗與串擾變大，是否可以沿用原來的線寬與線間距有待分析。本文采用仿真進行驗證。

背板選擇S4層走線，在版圖文件中查看到高速線的長度約為7 547 mil；設置不同的線寬和線間距，如表2所示；建立3D模型如圖8所示，仿真得到的S參數結果如圖9所示。

Table 2 Simulation conditions of back panel表2 背板仿真條件

Figure 8 Simulation model of differential stripline圖8 帶狀差分線仿真模型

Figure 9 Simulation results of backboard圖9 背板仿真結果圖

從上文的結果可以看出：隨著線寬與線間距的變大，回損和插損都更小，串擾也更小，采用8/10/8的走線在性能上明顯優(yōu)于5/5/5的走線。如布線空間允許，采用線寬8 mil、間距10 mil的結構能更好地滿足要求。

2.4 手動3D建模

實際的傳輸線和過孔仿真是將PCB版圖進行截取后，直接導入仿真軟件進行仿真，這樣可以更精確地仿真出傳輸線的每個彎折以及其它地孔對傳輸線的影響。但是，由于這種建模方式考慮因素較多，模型復雜，仿真的時間周期較長，一般可能達到數天，使得仿真的意義降低。為了解決該問題，本文提出采用手動3D建模的方式提高速度。

首先手動建立過孔模型，需考慮孔徑、焊盤、反焊盤、背鉆深度、耦合過孔間距和地孔位置等因素。采用該方法可以避免在過孔附近的其它對信號影響不大的地孔，從而在保證精度的情況下優(yōu)化了模型；由于帶狀差分線參考地就在上下地平面，其它部分的介質層對差分線的影響很小可以忽略，傳輸線附近的其它地孔對傳輸線的串擾較小也忽略掉，這樣可以大大減小模型的復雜度，縮短仿真周期。圖10為手動3D建模的仿真模型，圖11為手動建模的仿真結果與直接從PCB中截取的模型結果對比圖。

Figure 10 Manual HFSS model圖10 HFSS手動建模模型

Figure 11 Simulation results of manual model vs extracted PCB model圖11 手動建模與PCB直接截取模型仿真結果對比

對比仿真結果可看出，手動建模的S參數仿真結果與PCB直接截取模型的S參數仿真結果趨勢基本相同，而仿真速度提升了20倍，由原來的80多個小時減少到4個小時，大大提高了仿真效率。

3 全通道仿真

3.1 拓撲搭建

根據已經提取的每個模塊的S參數搭建拓撲圖，進行全通道的仿真與校準。搭建的拓撲如圖12所示，其中包括子板中的發(fā)送器TX及傳輸線，背板上的連接器及傳輸線，以及交換板中的接收器RX及傳輸線。另外，TX傳輸線中間加有交流耦合電容。

3.2 TDR仿真

根據圖12所搭建的拓撲圖，進行全通道TDR仿真分析。通過TDR仿真可以查看到阻抗突變的點，從而有針對性地進行優(yōu)化，得到結果的如圖13所示。

從TDR仿真結果中可發(fā)現，阻抗基本滿足100±10%的要求，出現諧振的原因為全通道中阻抗突變點，對應連接器與過孔相接處。由于此處突變較短，因此對通道整體影響不大。

3.3 S參數仿真

根據圖12搭建的拓撲，進行S參數仿真，得到的全通道的S參數如圖14所示。

Figure 12 Topology and schemes of full channels圖12 全通道原理圖與拓撲圖

Figure 14 S parameter of full channel simulation results圖14 全通道仿真S參數圖

Figure 13 TDR simulation result圖13 TDR仿真結果圖

根據全通道的S參數的仿真結果可以看出，插損在7 GHz處為-25.3 dB，大于-27 dB的最小值；回損在400 MHz處為-25.7 dB，小于-12 dB的最大值，在4.2 GHz處為-14.3 dB，小于-5 dB的最大值。插損和回損均滿足設計要求。

3.4 眼圖仿真

在圖12的基礎上進行眼圖仿真，仿真時需對去加重和均衡進行配置。經過多次實驗對比，尋找眼圖最好的結果，如圖15所示。

從圖15可以看出，圖15d的眼圖結果最好，眼寬為68.57 ps，眼高為0.778 V，滿足眼寬0.6 UI(42.78 ps)和眼高100 mV的要求。此時，TX端設置-3 dB去加重，RX端設置DFE5均衡。此外，RX需接100 Ω匹配電阻。

3.5 測試板結果說明

根據優(yōu)化設計后的版圖加工出測試板，搭建好通道后利用矢量網絡分析儀、誤碼儀進行S參數測試與眼圖的測試分析。測試結果與仿真得到的S參數結果趨勢相同，數值上差異不大，實際測試得到的眼圖眼寬與眼高相比仿真結果要小，但仍在標準范圍內，可以接受。通過對比，說明了經過仿真的優(yōu)化設計后得到的版圖滿足初始設計要求，實現了14 Gbps信號的穩(wěn)定傳輸。

Figure 15 Simulation results of eye pattern圖15 眼圖仿真結果

4 結束語

本文針對14 Gbps跨背板長傳輸鏈路的信號完整性進行研究，重點對連接器、過孔、傳輸線材料、線寬和線間距等進行仿真和優(yōu)化，基于仿真結果實現了14 Gbps高速信號的穩(wěn)定傳輸。通過仿真結果可知，連接器模型驗證通過，可滿足設計要求；過孔的優(yōu)化仿真中，樁線對插損的影響很大，應控制樁線長度不能大于25 mil；子板從成本上考慮可以采用FR4材料，其性能惡化不明顯；背板和交換板走線8/10/8具有更好的效果，原5/5/5走線不再采用；手動建立模型與PCB中直接截取模型進行仿真對比，手動建立模型可以在保證精度的情況下大幅度減少仿真時間，仿真速度有20倍的提升；根據仿真優(yōu)化的結果，把每個模塊的S參數代入全通道的拓撲中，仿真得到全通道的S參數與眼圖滿足設計要求。本文介紹的仿真優(yōu)化技術不僅為14 Gbps高速鏈路的設計提供了指導，還為未來更高速率的設計打下了基礎。

[1] Gao Xiao-yu,Yang Long-jian.Analysis on signal integrity problem in high-speed serial channel[J]. Communications Technology, 2013, 46(6):44-47.(in Chinese)

[2] Hino T, Kuribayashi R, Hashimoto Y, et al. A 10 Gbps×12 channel pluggable optical transceiver for high-speed interconnectors[C]∥Proc of 2008 Electronic Components and Technology Conference, 2008:1838-1843.

[3] Mellitz R, Ran A, Li M P, et al. Channel operating margin(COM):Evolution of channel specifications for 25 Gbps and beyond [C]∥Proc of DesignCon, 2013:1-20.

[4] Mazzocchi S, Giacometti R, Sassaroli D. Channel analysis of high speed digital module and correlation between simulations and measurements [C]∥Proc of the 17th IEEE Workshop on Signal and Power Integrity, 2013:1-4.

[5] Shang E T M, Chyan L S, Sebastian P. Signal integrity analysis for high speed digital circuit[C]∥Proc of International Conference on Intelligent and Advanced Systems, 2010:1-6.

附中文參考文獻：

[1] 高曉宇, 楊龍劍. 高速串行通道的信號完整性問題分析[J]. 通信技術, 2013, 46(6):44-47.

SUNYan,born in 1980,PhD,assistant researcher,his research interests include high speed signal transmission technology, and high reliability integrated circuit design.

Designandoptimizationof14Gbpshigh-speedchannelbasedonsimulation

SUN Yan,LI Tie-jun,AI Ming-zhe,HU Jun,CAO Yue-sheng

(College of Computer,National University of Defense Technology,Changsha 410073,China)

The signal transmission rate is an important index of high performance computing. As signal transmission rate of modern high performance computing systems is continuously increasing, which reached to, even over 10 Gbps, the design of high-speed channel faces severe challenge with the rapidly increased signal rate. Based on the guidance of the simulation analysis on signal integrity, a 14 Gbps high-speed channel is optimized and designed. Through combining the manual 3D model with the extracted PCB model, the simulation analysis is speeded up. The full channel co-simulation is used to forecast the overall performance and the bottleneck of the high-speed channel, and we focus on optimizing the hole, dielectric materials, line width and line space etc. Finally, we successfully carry out the stable transmission of 14 Gbps high-speed signals.

high-speed channel;signal integrity;simulation;3D modeling

1007-130X(2014)08-1455-07

2013-08-16;

：2013-11-12

TP393

：A

10.3969/j.issn.1007-130X.2014.08.006

孫巖(1980-),男,甘肅蘭州人，博士，助理研究員，研究方向為高速信號傳輸技術和高可靠集成電路設計。E-mail:yansun@nudt.edu.cn

通信地址：410073 湖南省長沙市國防科學技術大學計算機學院計算機所

Address:College of Computer,National University of Defense Technology,Changsha 410073,Hunan,P.R.China