郭占社,韓景軒,樊尚春,李逸倫

(1.北京航空航天大學(xué)儀器科學(xué)與光電工程學(xué)院,北京 100191;2.北京航空航天大學(xué)虛擬現(xiàn)實(shí)與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室,北京 100191)

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基于FPGA的諧振音叉高速信號(hào)采集裝置的搭建*

郭占社1,2*,韓景軒1,2,樊尚春1,2,李逸倫1,2

(1.北京航空航天大學(xué)儀器科學(xué)與光電工程學(xué)院,北京 100191;2.北京航空航天大學(xué)虛擬現(xiàn)實(shí)與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室,北京 100191)

諧振音叉作為一種重要的諧振敏感元件,其輸出信號(hào)直接體現(xiàn)了其頻率特性,且直接決定了諧振式傳感器的性能,所以對(duì)諧振音叉輸出信號(hào)的研究具有重要意義。本文搭建了一套基于FPGA的高速信號(hào)采集裝置來(lái)進(jìn)行音叉信號(hào)的采集和處理。該裝置由硬件部分和軟件部分組成,其中硬件部分主要包括電荷放大、濾波、電平轉(zhuǎn)換、模數(shù)轉(zhuǎn)換、FPGA信號(hào)解算單元及串口調(diào)試單元等;軟件部分則包括下位機(jī)軟件和上位機(jī)軟件。為了對(duì)裝置性能進(jìn)行測(cè)試,本文采用實(shí)驗(yàn)室實(shí)際的音叉樣件進(jìn)行實(shí)驗(yàn),通過(guò)對(duì)其輸出信號(hào)的拾取和信號(hào)處理,測(cè)得該裝置測(cè)試精度可達(dá)到0.2%。這樣的實(shí)驗(yàn)結(jié)果表明該裝置可滿足諧振音叉在1 kHz～30 kHz范圍內(nèi)頻率特性的測(cè)量要求,且性能良好。

傳感器信號(hào)處理;信號(hào)采集;諧振音叉;FPGA;高速;性能測(cè)試

在信號(hào)測(cè)試領(lǐng)域,高速信號(hào)處理是一個(gè)很核心的范疇,其設(shè)計(jì)好壞對(duì)整個(gè)系統(tǒng)的性能有著決定性的影響。在通信、醫(yī)療、圖像處理、遙感測(cè)量、航空航天等方面都有著非常廣泛的應(yīng)用[1-4],如醫(yī)療方面對(duì)肺功能測(cè)試裝置的呼吸信號(hào)進(jìn)行處理,或者在溫度、壓力測(cè)量方面,對(duì)諧振式傳感器的輸出信號(hào)進(jìn)行信號(hào)處理等。

基于機(jī)械諧振技術(shù),以諧振元件作為敏感元件而實(shí)現(xiàn)的傳感器稱為諧振式傳感器。其原理為通過(guò)檢測(cè)由被測(cè)物理量的變化而引起的敏感元件固有頻率的變化來(lái)實(shí)現(xiàn)測(cè)量。由于重復(fù)性、分辨力和穩(wěn)定性等非常優(yōu)良,因此諧振式傳感器成為當(dāng)今人們研究的焦點(diǎn)。諧振式傳感器的核心部分為諧振敏感元件,而諧振音叉作為一類重要的敏感元件,其輸出信號(hào)直接體現(xiàn)了其頻率特性,且直接決定了諧振式傳感器的性能,所以對(duì)諧振音叉輸出信號(hào)的研究具有重要意義[5]。本文依據(jù)實(shí)驗(yàn)室待測(cè)試信號(hào)對(duì)速度和精度要求高的特點(diǎn),結(jié)合現(xiàn)有的高性能數(shù)字采集技術(shù),考慮到FPGA器件具有集成度高,速度快,接口豐富,易于調(diào)試等優(yōu)點(diǎn),設(shè)計(jì)并制作了基于FPGA的高速信號(hào)采集裝置,并采用實(shí)驗(yàn)室的諧振音叉進(jìn)行了實(shí)驗(yàn)驗(yàn)證,通過(guò)對(duì)其頻率的拾取和信號(hào)處理,得到該裝置的測(cè)試精度為0.2%。此結(jié)果證明該高速信號(hào)處理裝置性能良好。

1 整體設(shè)計(jì)

在信號(hào)發(fā)生器產(chǎn)生頻率連續(xù)可調(diào)的激勵(lì)信號(hào)輸入到激勵(lì)元件,激勵(lì)元件把電信號(hào)轉(zhuǎn)化為作用在諧振音叉梁上的驅(qū)動(dòng)力,使之發(fā)生與驅(qū)動(dòng)力同頻的振動(dòng)。拾振元件把這個(gè)振動(dòng)轉(zhuǎn)化為電信號(hào)向外輸出[6]的前提下,該高速信號(hào)采集裝置的總體結(jié)構(gòu)和思路是:將振動(dòng)轉(zhuǎn)化的電信號(hào)經(jīng)過(guò)信號(hào)變換及調(diào)理電路,變?yōu)榕c數(shù)模轉(zhuǎn)換芯片輸入范圍相一致的信號(hào),通過(guò)FPGA對(duì)信號(hào)進(jìn)行解算并采集至上位機(jī),對(duì)信號(hào)波形與頻率值進(jìn)行顯示。整體設(shè)計(jì)框圖如圖1所示。

圖1 整體設(shè)計(jì)框圖

2 硬件設(shè)計(jì)

2.1 模擬前端設(shè)計(jì)

圖2 電荷放大器與反相放大電路

由于實(shí)驗(yàn)時(shí)采用的音叉元件采用壓電激勵(lì)與壓電拾振方式,而壓電元件要求負(fù)載電阻(即前置放大器的輸入電阻)也要有足夠高的阻抗,以防止電荷迅速泄漏而引入測(cè)量誤差,據(jù)此設(shè)計(jì)了電荷放大器。而后又搭建了閉環(huán)增益為50倍的反相放大電路,以形成截止頻率為31.8 kHz的低通濾波,增加電路穩(wěn)定性。電荷放大器與反向放大電路圖如圖2所示。

同時(shí)由于實(shí)驗(yàn)音叉樣件固定于實(shí)驗(yàn)臺(tái)上,其感應(yīng)空間中的50 Hz工頻電磁場(chǎng),產(chǎn)生了比壓電元件輸出信號(hào)大兩個(gè)數(shù)量級(jí)的工頻干擾。為此設(shè)計(jì)了如圖3的雙T形50 Hz陷波器。

圖3 雙T型50 Hz陷波電路

當(dāng)激勵(lì)信號(hào)為1 kHz～30 kHz的正弦波,振幅為200 mV時(shí),經(jīng)過(guò)電荷放大器、反相放大器以及50 Hz陷波器后的信號(hào)在諧振頻率點(diǎn)時(shí)最大振幅可達(dá)到10 V左右,而AD轉(zhuǎn)換芯片只能對(duì)0到5 V之間的信號(hào)進(jìn)行采集,這樣就必須將信號(hào)的振幅調(diào)整到0到5 V之間,并能較好的利用A/D轉(zhuǎn)換芯片的采集范圍,圖4為電平轉(zhuǎn)換電路。

圖4 電平轉(zhuǎn)換電路

2.2 數(shù)字電路設(shè)計(jì)

該高速信號(hào)采集系統(tǒng)設(shè)計(jì)框架圖如圖5所示。主要包括A/D模塊設(shè)計(jì)、FPGA模塊設(shè)計(jì)與串口模塊設(shè)計(jì)三個(gè)部分。

圖5 數(shù)字電路設(shè)計(jì)框圖

根據(jù)本系統(tǒng)的技術(shù)指標(biāo)要求,A/D轉(zhuǎn)換器應(yīng)至少實(shí)現(xiàn)2路信號(hào)同步采樣,且A/D轉(zhuǎn)換器的分辨率應(yīng)不少于12 bit,每通道的采樣頻率應(yīng)不小于100 kHz。通過(guò)比較各種型號(hào)的A/D轉(zhuǎn)換器,最后選擇了低成本、4路、16位、1MSPS的A/D轉(zhuǎn)換器AD7655作為A/D轉(zhuǎn)換芯片[7]。FPGA的選用上采用了Altera公司的Cyclone Ⅱ系列低成本的EP2C8Q208C8N,并用EPC4進(jìn)行配置,系統(tǒng)編程后,調(diào)入JTAG配置指令來(lái)對(duì)EP2C8Q208C8N進(jìn)行初始化。在串口模塊中使用MAX3232進(jìn)行電平轉(zhuǎn)換,實(shí)現(xiàn)與上位機(jī)的通訊。

3 系統(tǒng)軟件設(shè)計(jì)

3.1 下位機(jī)軟件設(shè)計(jì)

下位機(jī)軟件設(shè)計(jì)主要實(shí)現(xiàn)五個(gè)部分的功能,包括A/D轉(zhuǎn)換模塊設(shè)計(jì)、FIR數(shù)字濾波器設(shè)計(jì)、RAM模塊設(shè)計(jì)、頻率檢測(cè)與串口通訊設(shè)計(jì)。程序設(shè)計(jì)流程圖如圖6所示。

圖6 下位機(jī)程序設(shè)計(jì)流程圖

3.1.1 A/D轉(zhuǎn)換模塊設(shè)計(jì)

3.1.2 FIR數(shù)字濾波器與RAM模塊設(shè)計(jì)

由于用示波器觀察A/D前端信號(hào)波形仍存在高于30 kHz的高頻噪聲,為得到更為平滑、準(zhǔn)確的信號(hào),采用內(nèi)部的IP核搭建截止頻率為30 kHz的32階低通濾波器,IP核是用VHDL等硬件描述語(yǔ)言描述的功能塊,使設(shè)計(jì)FIR濾波器的周期比傳統(tǒng)設(shè)計(jì)方法少了很多。經(jīng)FIR濾波處理后的信號(hào)由于頻率較高串口不能滿足采樣要求,這里需將數(shù)據(jù)先存入RAM中。而在讀取RAM內(nèi)部數(shù)據(jù)時(shí)讀取時(shí)鐘需滿足采樣定律,不能高于串口的發(fā)送頻率[9-10],否則會(huì)導(dǎo)致數(shù)據(jù)丟失。

3.1.3 頻率檢測(cè)與串口通訊設(shè)計(jì)

由于在測(cè)量過(guò)程中,當(dāng)有外力作用于音叉系統(tǒng)時(shí),會(huì)造成音叉諧振頻率的改變,需對(duì)頻率的改變進(jìn)行實(shí)時(shí)檢測(cè),從而獲得音叉系統(tǒng)頻率特性的變化趨勢(shì)。傳統(tǒng)的檢測(cè)方法是檢測(cè)一段時(shí)間內(nèi)時(shí)間變化的均值,結(jié)果存在一定誤差,且要求A/D的采樣根據(jù)信號(hào)頻率變化而改變,硬件上不易實(shí)現(xiàn),本系統(tǒng)采用過(guò)零點(diǎn)檢測(cè)的方法,對(duì)波形零點(diǎn)附近的數(shù)據(jù)作曲線擬合,由相鄰兩個(gè)過(guò)零點(diǎn)的時(shí)間差即可計(jì)算得到信號(hào)頻率[11]。

串口模塊直接對(duì)RAM內(nèi)部數(shù)據(jù)與頻率值進(jìn)行讀取,并發(fā)送至上位機(jī)進(jìn)行顯示。為使上位機(jī)能快速對(duì)數(shù)據(jù)進(jìn)行讀取,這里串口波特率設(shè)為115 200 bps。

3.2 上位機(jī)軟件設(shè)計(jì)

為實(shí)現(xiàn)對(duì)信號(hào)的波形與頻率值的顯示與數(shù)據(jù)的存儲(chǔ),能更直觀的對(duì)音叉的頻率特性進(jìn)行測(cè)試,需要設(shè)計(jì)上位機(jī)軟件來(lái)滿足此需求,這里采用VC++6.0的MFC界面實(shí)現(xiàn)[12]。上位機(jī)程序流程圖如圖7所示。

圖7 上位機(jī)程序流程圖

4 實(shí)驗(yàn)驗(yàn)證

用制作好的信號(hào)采集裝置進(jìn)行對(duì)諧振音叉的頻率進(jìn)行信號(hào)采集。將諧振音叉放置于單軸轉(zhuǎn)臺(tái)T-450上,以減小外界振動(dòng)對(duì)音叉頻率特性的影響。實(shí)驗(yàn)裝置的實(shí)物圖如圖8所示。

圖8 實(shí)驗(yàn)裝置實(shí)物圖

將實(shí)際音叉樣件接入測(cè)試電路,調(diào)節(jié)信號(hào)發(fā)生器輸出頻率進(jìn)行掃頻,掃頻范圍從1 kHz到30 kHz,振幅為180 mV。用示波器觀察A/D前端輸入波形,測(cè)得實(shí)驗(yàn)音叉樣件的一階諧振頻率為7.8 kHz,用上位機(jī)MFC界面對(duì)經(jīng)FIR濾波后的信號(hào)進(jìn)行采集與顯示,得到音叉測(cè)試樣件的一階諧振頻率為7.80 996 kHz,其相對(duì)誤差為0.128%。顯示界面如圖9所示。

圖9 上位機(jī)界面

而后又對(duì)實(shí)驗(yàn)音叉樣件的二階諧振頻率進(jìn)行測(cè)量,測(cè)得上位機(jī)界面顯示頻率與示波器所測(cè)A/D前端輸入波形頻率相對(duì)誤差為0.13%。經(jīng)過(guò)多次反復(fù)測(cè)量,實(shí)驗(yàn)裝置最大相對(duì)誤差不超過(guò)0.2%。具體測(cè)量結(jié)果如表1所示,表中詳細(xì)記錄了信號(hào)發(fā)生器正弦激振信號(hào)頻率值和上位機(jī)界面顯示頻率值還有它們的相對(duì)誤差,實(shí)驗(yàn)結(jié)果表明掃頻信號(hào)能被完整采樣,且精度較高,能夠達(dá)到預(yù)期效果。

表1 實(shí)驗(yàn)測(cè)試結(jié)果

5 結(jié)束語(yǔ)

①以FPGA為核心器件搭建的諧振音叉高速信號(hào)采集裝置,易于實(shí)現(xiàn)有效控制與檢測(cè)計(jì)算,提高了系統(tǒng)的響應(yīng)速度。②充分利用集成的IP軟核,縮短了設(shè)計(jì)周期,可得到更為平滑、準(zhǔn)確的信號(hào)。

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郭占社(1973-),男,河北邯鄲人,漢族,博士后,碩士研究生導(dǎo)師、副教授,主要研究方向?yàn)槲C(jī)電系統(tǒng),先進(jìn)傳感技術(shù)和微機(jī)電器件和建模仿真技術(shù)等領(lǐng)域,guozhanshe@buaa.edu.cn;

韓景軒(1990-),女,河北霸州人,漢族,在讀碩士,主要研究方向?yàn)樾盘?hào)處理。

ConstructionoftheHigh-speedSignalAcquisitionDeviceofResonantTuningForkbasedonFPGA*

GUOZhanshe1,2*,HANJingxuan1,2,FANShangchun1,2,LIYilun1,2

(1.School of Instrument Science and Opto-electronics Engineering of Beihang University,Beijing,100191,China;2.State Key Laboratory of Virtual Reality and systems of Beihang University,Beijing,100191)

As one of the important resonant sensitive elements,the output signal of the resonant tuning fork can directly reflect the frequency characteristic and directly determine the performance of the resonant sensor. Therefore,research on the frequency characteristic of the resonant tuning fork is of great significance. In this paper,a high-speed signal acquisition device based on FPGA is built. The hardware and software design methods of the device are introduced in detail. Among this,the hardware part includes charge amplification,filtering,level conversion,analog to digital conversion,signal solver unit based on FPGA,and serial debug unit,the software part includes lower machine software and PC software. At last,the actual sample is used to test the performance of the device. The measuring accuracy of the device can reach 0.2% through experiments. In conclusion,the results show that this device can satisfy the frequency test requirement in the range of 1 kHz to 30 kHz,and it works very well.

the resonant tuning fork;signal acquisition;FPGA;high-speed;performance test

項(xiàng)目來(lái)源:國(guó)家國(guó)際科技合作專項(xiàng)資助(2014DFA31230)

2014-07-10修改日期:2014-09-12

10.3969/j.issn.1004-1699.2014.11.010

TM932

:A

:1004-1699(2014)11-1495-05