冉小剛,馮全源

(西南交通大學(xué)微電子研究所,成都 610031)

?

基于FPGA的信道化監(jiān)測(cè)接收機(jī)實(shí)現(xiàn)*

冉小剛,馮全源*

(西南交通大學(xué)微電子研究所,成都 610031)

摘要:數(shù)字信道化接收機(jī)具有全概率、實(shí)時(shí)接收的特點(diǎn),已經(jīng)廣泛應(yīng)用于電子戰(zhàn)、軟件無(wú)線電等領(lǐng)域。為解決無(wú)線電信號(hào)搜索系統(tǒng)中處理速度與高分辨率之間的矛盾,在討論了信道化原理的基礎(chǔ)上利用Verilog HDL語(yǔ)言在Xilinx-V5系列開發(fā)板上實(shí)現(xiàn)了一個(gè)8信道的用于監(jiān)測(cè)頻譜的信道化接收機(jī),采用自上而下的模塊化設(shè)計(jì)方法重點(diǎn)介紹了信道化處理部分的實(shí)現(xiàn)。實(shí)現(xiàn)結(jié)果表明中頻輸入信號(hào)能在對(duì)應(yīng)的信道得到正確輸出,分辨率提高了8倍。具有一定的工程實(shí)用價(jià)值。

關(guān)鍵詞:軟件無(wú)線電;頻譜監(jiān)測(cè);信道化;FPGA;高分辨率

一個(gè)理想的無(wú)線電監(jiān)測(cè)接收機(jī)應(yīng)具有寬頻段、高分辨率、無(wú)失真信號(hào)還原再現(xiàn)能力和靈活的功能擴(kuò)展能力[1]。新一代監(jiān)測(cè)接收機(jī)采用寬帶中頻的寬開式接收,接受帶寬可達(dá)10 MHz～500 MHz,通過(guò)強(qiáng)大的實(shí)時(shí)處理能力,實(shí)現(xiàn)實(shí)時(shí)中頻全景掃描,從而完成監(jiān)測(cè)頻帶的實(shí)時(shí)頻譜搜索。在中頻段采用信道化處理技術(shù),可以有效提高接收端頻率的分辨力而不影響實(shí)時(shí)處理[2]。

1　信道化技術(shù)原理

信道化技術(shù)的原理是先通過(guò)不同的本振將信號(hào)混頻到零中頻,再通過(guò)后接低通濾波器來(lái)實(shí)現(xiàn)信道的劃分[3],信道劃分采用對(duì)實(shí)信號(hào)處理較高效的方法。設(shè)共有K+1個(gè)子信道,第k個(gè)子信道的中心頻率取:wk=2πk/(k+1)+π/[2(k+1)],k=0,1,2,…,K。原型低通濾波器的通帶截止頻率為wp=π/[2(k+1)],阻帶截止頻率為ws=π/(k+1)。信道的排列如圖1。

圖1　適用于實(shí)信號(hào)的信道劃分方式

在圖1中,0+,1+,…,K+表示K+1個(gè)信道的輸出,0-,1-,…,K-表示K個(gè)信道的鏡像輸出。從圖1可以看出,按照此種信道劃分方式可以保證各個(gè)子信道間沒(méi)有混疊,針對(duì)實(shí)信號(hào)只需取出0～π內(nèi)的正頻譜和π～2π之內(nèi)的鏡像頻譜就可以恢復(fù)原信號(hào)。

當(dāng)信道數(shù)過(guò)多時(shí),低通濾波器的通帶會(huì)很小,直接實(shí)現(xiàn)所需濾波器的階數(shù)較高,所以必須采用多相濾波技術(shù)。文獻(xiàn)[4]詳細(xì)推導(dǎo)了采用圖1所示信道劃分方法并利用多相濾波技術(shù)的信道化結(jié)構(gòu)如圖2所示。

圖2　信道化接收機(jī)的高效結(jié)構(gòu)

利用Verilog HDL語(yǔ)言,根據(jù)項(xiàng)目實(shí)際需要,FPGA上實(shí)現(xiàn)了一個(gè)8信道的接收機(jī),用來(lái)接收帶寬為100 MHz,采樣率為200 MHz的數(shù)字中頻信號(hào),最終在輸出端逆向拼接完整地恢復(fù)了輸入信號(hào)頻譜,并將頻率分辨率增加了K倍。

2　FPGA內(nèi)部模塊設(shè)計(jì)

硬件實(shí)現(xiàn)采用Virtex5系列的XC5VLX110T芯片,容易擴(kuò)展以實(shí)現(xiàn)更大的接收機(jī)要求[5]。在FPGA中首先將采樣率為200 MHz的數(shù)字信號(hào)通過(guò)串并轉(zhuǎn)換模塊分成8路,并且通過(guò)抽取將每路的速率降低到25 MHz。通過(guò)1級(jí)本振下變頻后,每路變成I/Q兩路,然后依次通過(guò)分支濾波模塊以及相位旋轉(zhuǎn)模塊,最后通過(guò)8點(diǎn)的FFT后輸出8路信道的信號(hào)。

FPGA中的模塊主要有DCM時(shí)鐘模塊、串并轉(zhuǎn)換模塊、下變頻模塊、多相濾波器模塊、相位旋轉(zhuǎn)模塊、DFT模塊,其整體結(jié)構(gòu)如圖3。下面介紹主要模塊的設(shè)計(jì)方法。

圖3　系統(tǒng)總體結(jié)構(gòu)

2.1串并轉(zhuǎn)換模塊及DCM時(shí)鐘管理模塊

串并轉(zhuǎn)換模塊主要是為了實(shí)現(xiàn)降速處理,通過(guò)分路可以將一路輸入數(shù)據(jù)的速率200 MHz變?yōu)镈路每路200 MHz/D的速率,D=8,即25 MHz,這樣一來(lái),后端的數(shù)據(jù)速率相比原始數(shù)據(jù)相比大大降低,更加有利于工程實(shí)現(xiàn)。

時(shí)鐘管理模塊主要是為系統(tǒng)提供所需的各路時(shí)鐘,設(shè)計(jì)采用的硬件開發(fā)板晶振為100 MHz,由前面分析可知,系統(tǒng)有兩路時(shí)鐘,分別是串并轉(zhuǎn)換前的200 MHz以及之后的25 MHz。通過(guò)調(diào)用xilinx的IP核DCM時(shí)鐘管理模塊將100 MHz的系統(tǒng)時(shí)鐘通過(guò)分頻和倍頻得到。

2.2多相濾波器模塊

數(shù)字信道化可以等效于一個(gè)數(shù)字濾波器組,其核心依然是進(jìn)行濾波器設(shè)計(jì)。一般采用有限沖擊濾波相應(yīng)(FIR)的設(shè)計(jì)方法[6]。

當(dāng)信道數(shù)為8時(shí),原型低通濾波器的指標(biāo)為:

阻帶戒指頻率ωs=π/8;

通帶戒指頻率ωp=π/16;

帶內(nèi)波紋:Rp<1 dB;

帶外抑制:Rs>55 dB;

利用MATLAB軟件自帶的濾波器設(shè)計(jì)工具箱FDAtool進(jìn)行濾波器設(shè)計(jì),得到階數(shù)為64階的原型濾波器系數(shù),量化后通過(guò)延遲抽取將濾波器系數(shù)分為8路,即可得到分支濾波器組每路的系數(shù)。

圖4　原型濾波器的幅頻響應(yīng)

2.3相位旋轉(zhuǎn)模塊

經(jīng)過(guò)多項(xiàng)濾波過(guò)后,每路信號(hào)還需進(jìn)行一次相位旋轉(zhuǎn)[7],即:

(1)

式(1)中I、Q代表每路復(fù)信號(hào)的實(shí)部和虛部,K為信道總數(shù)8,k=0、1、2、…、7為信道編號(hào)。如果采用直接乘法實(shí)現(xiàn)需要消耗大量寶貴的乘法器資源,本文根據(jù)乘上一個(gè)常系數(shù)可以等效為移位相加的特點(diǎn)采用了移位相加法來(lái)實(shí)現(xiàn)。

2.4DFT模塊

大點(diǎn)數(shù)的DFT通常采用快速傅里葉變化(FFT)來(lái)實(shí)現(xiàn)[8],Xilinx-V5系列的IP核帶有FFT的現(xiàn)成模塊,但其最低點(diǎn)數(shù)為16。所以本文設(shè)計(jì)了一個(gè)8點(diǎn)的FFT模塊,速度快,資源消耗少。

采用的結(jié)構(gòu)為按時(shí)間抽選(DIT)的基2-FFT。當(dāng)運(yùn)算點(diǎn)數(shù)為8時(shí),FFT運(yùn)算分為3級(jí),每級(jí)4個(gè)蝶形運(yùn)算單元。考慮到本系統(tǒng)對(duì)速度的要求,采用流水線結(jié)構(gòu)設(shè)計(jì),運(yùn)算3級(jí)后輸出FFT最終結(jié)果。

3　系統(tǒng)驗(yàn)證及結(jié)果分析

為了驗(yàn)證本系統(tǒng)的性能,采用MATLAB與ISE、Modelsim結(jié)合的方法。用MATLAB產(chǎn)生采樣速率為200MHz的中頻信號(hào),包含4個(gè)帶寬分別為1、2、4、8的OFDM信號(hào),將其送入FPGA進(jìn)行信道化處理,輸入的頻譜組成如圖5所示。根據(jù)第1節(jié)信道的劃分方式,可以得知4路信號(hào)分別會(huì)出現(xiàn)在第1、2、4、7信道,具體組成見表1。

圖5　輸入信號(hào)的頻譜

表1輸入信號(hào)的組成

OFDM信號(hào)s1s2s3s4載頻/MHz10203555帶寬/MHz4281理論所在信道4127

圖6是將經(jīng)過(guò)FPGA信道化處理后有信號(hào)的信道輸出利用MATLAB分析得出的頻譜,可以看出其中不同帶寬的信號(hào)所在的對(duì)應(yīng)信道恰如表5分析是一致的。說(shuō)明信道化處理是可行的。

圖6　輸出有信號(hào)的信道頻譜

利用FPGA的并行處理優(yōu)勢(shì),在每個(gè)信道輸出后進(jìn)行FFT,然后分別將(-π/2,π/2)之間的頻譜進(jìn)行拼接即可還原輸入頻譜。需要注意的是,按照本文的信道劃分方法,取鏡像部分的頻譜必須進(jìn)行翻轉(zhuǎn)再拼接。

4　結(jié)語(yǔ)

本文討論并實(shí)現(xiàn)的信道化接收機(jī),首先分析了信道化技術(shù)的原理,針對(duì)實(shí)信號(hào)的特點(diǎn)采用無(wú)盲區(qū)的信道劃分方法,把寬帶中頻信號(hào)分成多個(gè)子帶單獨(dú)進(jìn)行頻譜分析再拼接,大大提高了頻率分辨率,有效解決了實(shí)時(shí)頻譜分析中高分辨率與處理速度之間的矛盾。利用Verilog HDL進(jìn)行設(shè)計(jì)不僅高效,易維護(hù),而且還能通過(guò)擴(kuò)展實(shí)現(xiàn)更多的功能,能夠更好地滿足人們對(duì)接收機(jī)的多種要求。

參考文獻(xiàn):

[1]朱慶厚.通信偵察中信號(hào)的搜索與截獲[J].電子對(duì)抗,2005(5):11-15

[2]Zahirniak D R,Sharpin D L,Fields T W.A Hardware-Efficient,Multirate,Digital Channelized Receiver Architecture[J].IEEE Transactions on Aerospace and Electronic Systems,1998,34(1):137-152

[3]Won Namgoong.A Channelized Digital Ultrawideband Receiver[J].IEEE Transactions on Wireless Communications,2003,2(3):502-510

[4]王永明,王世練,陳利虎.數(shù)字信道化接收機(jī)結(jié)構(gòu)分析及應(yīng)用[J].飛行器測(cè)控學(xué)報(bào),2008,27(4):37-40

[5]賈朝文,周煒.寬帶數(shù)字信道化接收機(jī)在FPGA中的實(shí)現(xiàn)[J].電子信息對(duì)抗技術(shù),2009(2):67-71

[6]謝海霞,孫志雄.可編程FIR濾波器的FPGA實(shí)現(xiàn)[J].電子器件,2012,35(2):232-235

[7]余宏成,宿紹瑩,吳巨紅.基于數(shù)字信道化的寬帶實(shí)時(shí)頻譜分析方法[J].中國(guó)科技信息,2012,21:80-81

[8]李巖,徐金甫.基于新型FPGA的FFT設(shè)計(jì)與實(shí)現(xiàn)[J].計(jì)算機(jī)工程與應(yīng)用,2007,43(14):102-104.

冉小剛(1990-),男,漢族,四川南充人,2011年獲學(xué)士學(xué)位,現(xiàn)為碩士研究生,主要研究方向?yàn)榧呻娐吩O(shè)計(jì)、軟件無(wú)線電,littledj@126.com;

馮全源(1963-),男,江西景德鎮(zhèn)人,西南交通大學(xué)微電子研究所所長(zhǎng)、博士生導(dǎo)師、IEEE高級(jí)會(huì)員,主要研究方向?yàn)閿?shù)字、模擬、射頻與混合信號(hào)集成電路設(shè)計(jì),數(shù)字系統(tǒng)設(shè)計(jì)和嵌入式系統(tǒng)研究,現(xiàn)代天線技術(shù)、RFID技術(shù)(物聯(lián)網(wǎng)技術(shù))等,fengquanyuan@163.com。

AnImplementationofaMonitoringChannelized-ReceiverBasedonFPGA*

RANXiaogang,FENGQuanyuan*

(Institute of Microelectronics,Southwest Jiaotong University,Chengdu 610031,China)

Abstract:Digital channelized receiver has been widely applied in the electronic warfare,software radio and other fields because of its characters of full probability,real-time.To solve the problem in radio signals search system of contradiction between the processing speed and high resolution,an 8-channel monitoring channelize-receiver has been implemented on Xilinx-V5 series development board by Verilog HDL,which is based on the discussion of the principle of the channelized technology.Mainly introduces the channelized processing part of the implementation which is based on modularized design method.The result of implementation has shown that the input signals can get the correct output at its corresponding channel,and resolution is raised 8 times.The system has some practical value in engineering.

Key words:channelization;soft radio;frequency spectrum monitoring;FPGA;high resolution

doi:EEACC:6420D10.3969/j.issn.1005-9490.2014.04.028

中圖分類號(hào):TN971.5

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005-9490(2014)04-0714-04

收稿日期:2013-08-18修改日期:2013-09-03

項(xiàng)目來(lái)源:國(guó)家自然科學(xué)基金重大項(xiàng)目(60990320,60990323);國(guó)家863計(jì)劃重大項(xiàng)目(2012AA012305);國(guó)家自然科學(xué)基金面上項(xiàng)目(61271090);四川省科技支撐計(jì)劃項(xiàng)目(2012GZ0101);成都市科技計(jì)劃項(xiàng)目(12DXYB347JH-002)