閆利軍　高志遠(yuǎn)

摘 要 在航空測(cè)試領(lǐng)域RS422總線被廣泛用于數(shù)據(jù)傳輸。文章介紹了一種RS422總線信號(hào)的多通道采集技術(shù)，系統(tǒng)以FPGA和DSP為處理器實(shí)時(shí)采集總線上的數(shù)據(jù)信息，根據(jù)需求可以進(jìn)行部分?jǐn)?shù)據(jù)或者100%數(shù)據(jù)的采集，按照傳輸協(xié)議將數(shù)據(jù)傳輸給主控并生成網(wǎng)絡(luò)數(shù)據(jù)包發(fā)送出去。

關(guān)鍵詞 RS422總線；多通道采集；乒乓操作；DSP；FPGA

中圖分類號(hào)：TP2 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1671-7597（2014）14-0053-03

RS422總線具有傳輸距離長(zhǎng)、波特率可調(diào)、速度快、抗干擾能力強(qiáng)等諸多特點(diǎn)[1]，在航空航天以及工業(yè)控制領(lǐng)域有著廣泛的應(yīng)用。本文主要研究如何在RS422總線上過(guò)濾出用戶需要的消息，如何實(shí)現(xiàn)多通道RS422消息的實(shí)時(shí)采集和傳輸。

1 系統(tǒng)總體設(shè)計(jì)

系統(tǒng)用到DSP和FPGA兩個(gè)處理器。DSP負(fù)責(zé)過(guò)濾RS422消息，挑選出用戶所需消息，并進(jìn)行存儲(chǔ)，按照協(xié)議設(shè)定好的時(shí)序發(fā)送給主控。

FPGA作為DSP和主控進(jìn)行信息交互的橋梁，負(fù)責(zé)配置信息的傳輸，采集數(shù)據(jù)的傳輸，同時(shí)要將4個(gè)通道的RS422消息暫存在FIFO中做緩存，供DSP調(diào)用。

系統(tǒng)總體結(jié)構(gòu)框圖如圖1所示。

2 系統(tǒng)軟件設(shè)計(jì)

RS422軟件主要包括配置參數(shù)讀取，參數(shù)過(guò)濾，數(shù)據(jù)獲取，數(shù)據(jù)傳輸四個(gè)模塊[2]。軟件處理流程圖如圖2所示。

2.1 系統(tǒng)軟件架構(gòu)

系統(tǒng)軟件架構(gòu)如圖3所示，系統(tǒng)軟件的設(shè)計(jì)是按模塊化進(jìn)行的：主控板發(fā)出的配置信息通過(guò)底板總線傳給FPGA，F(xiàn)PGA把功能、通道、消息等配置信息存儲(chǔ)在一個(gè)雙口配置RAM中，其中頭標(biāo)區(qū)包括：配置的偏移地址，配置數(shù)據(jù)，配置命令；通道配置信息包括：通道使能，RS422配置信息，通道中消息個(gè)數(shù)等；消息配置區(qū)包括消息中參數(shù)數(shù)量，傳輸協(xié)議內(nèi)容[3]。

待主控板把所有配置信息傳輸完畢，DSP從配置RAM讀出所需要的配置信息對(duì)硬件進(jìn)行配置，同時(shí)DSP按照配置信息的要求實(shí)時(shí)采集數(shù)據(jù)，處理數(shù)據(jù)，并把處理后的數(shù)據(jù)傳到FPGA的雙口數(shù)據(jù)RAM中。

2.2 配置參數(shù)獲取

配置參數(shù)由主控板通過(guò)底板向板卡發(fā)送，板卡將接收到的信息存儲(chǔ)在內(nèi)部雙口RAM上，待主控板把所有配置信息傳輸完畢，DSP 從配置RAM讀出所需要的配置信息對(duì)硬件進(jìn)行配置。

FPGA寫配置信息到RAM時(shí)，需用RAM的時(shí)鐘CLK做同步處理，當(dāng)檢測(cè)到CLK的上升沿時(shí)將數(shù)據(jù)送入相應(yīng)的地址[4]。FPGA寫配置信息過(guò)程如圖4所示。

DSP對(duì)配置空間的讀操作與FPGA對(duì)配置RAM寫操作類似，不同之處在于讀寫地址的差異。FPGA和DSP與配置RAM連接圖如圖5所示。

2.3 數(shù)據(jù)采集

由于RS422數(shù)據(jù)發(fā)送速度和所需采樣速度不一致，需要先把RS422數(shù)據(jù)緩存起來(lái)，待DSP 需要時(shí)再進(jìn)行調(diào)用。在FPGA內(nèi)為每個(gè)通道開辟了一個(gè)FIFO用于緩存RS422信息。由于采集速度比發(fā)送RS422速度快，所以不會(huì)丟楨[5]。

2.4 參數(shù)過(guò)濾

RS422消息分兩種格式傳輸：定長(zhǎng)傳輸，變長(zhǎng)傳輸。定長(zhǎng)傳輸?shù)南⒂上K頭和消息內(nèi)容組成。頭為1-8個(gè)字符，消息內(nèi)容的長(zhǎng)度由協(xié)議確定，如圖6所示。

變長(zhǎng)傳輸?shù)南⒂上K頭、消息內(nèi)容和結(jié)束符三部分組成[6]。消息塊頭為1-8個(gè)字符，當(dāng)接收到的RS422參數(shù)與消息塊頭相符時(shí)，則開始進(jìn)行參數(shù)過(guò)濾，消息的長(zhǎng)度由結(jié)束符確定。當(dāng)檢測(cè)到結(jié)束符時(shí)說(shuō)明已經(jīng)接收到了一條完整的消息，如圖7所示。

RS422參數(shù)的過(guò)濾其實(shí)就是把參數(shù)與消息塊頭進(jìn)行對(duì)比，如果全部對(duì)上則說(shuō)明過(guò)濾出了一條消息，若是定長(zhǎng)接收，則接收一幀固定長(zhǎng)度的完整消息；若是變長(zhǎng)接收，則需要把接收到的每個(gè)字符跟結(jié)束符進(jìn)行對(duì)比，檢測(cè)到結(jié)束符時(shí)說(shuō)明已接收到了一幀完整的消息[7]。

如圖8所示，假設(shè)一條消息同步頭為AA55，此通道中有四條消息同步頭分別為1—AA55，2—AA55AA，3—55，4—55AA。

1）取出第一個(gè)參數(shù)后，與此通道1，2，3，4消息的同步頭的第一個(gè)字節(jié)進(jìn)行對(duì)比，與同步頭第一個(gè)字節(jié)相符的消息為消息1，2。

2）取出FIFO中的下一個(gè)字節(jié)，與消息1，2的同步頭第二個(gè)字節(jié)進(jìn)行對(duì)比，發(fā)現(xiàn)這兩個(gè)消息同步頭都能對(duì)上，但是第1條消息的起始序列長(zhǎng)度等于2，即FIFO中消息的同步頭與1消息的同步頭完全一致，則說(shuō)明FIFO中存儲(chǔ)的是第1條消息。

2.5 數(shù)據(jù)獲取

RS422參數(shù)進(jìn)行過(guò)濾后，要先從FIFO取出放進(jìn)一個(gè)數(shù)組里，以便超傳輸或子傳輸時(shí)調(diào)用[8]。

如圖9中所示：通過(guò)pipbuff可以挑選此條消息的部分參數(shù)進(jìn)行采集。當(dāng)過(guò)濾出一條消息后，將此條消息中參數(shù)序號(hào)跟pipbuff對(duì)比，如果一致則將此參數(shù)作為有效參數(shù)存入數(shù)組A。

當(dāng)存入數(shù)組的參數(shù)量等于此條消息的長(zhǎng)度則一條完整的消息接收完畢，此時(shí)可以繼續(xù)過(guò)濾下一條消息，同時(shí)把數(shù)組A中的數(shù)據(jù)傳給數(shù)組B，等待被放入readybuff以便DSP往FPGA的雙口RAM上寫數(shù)據(jù)時(shí)調(diào)用[9]。這樣可使過(guò)濾和傳輸互不影響。

當(dāng)一條消息所有參數(shù)都被從數(shù)組readybuff中按照傳輸協(xié)議放入FPGA雙口RAM后，在主函數(shù)中如果數(shù)組B剛被新的數(shù)據(jù)更新過(guò)，則把數(shù)組B 的數(shù)據(jù)放入readybuff。

2.6 數(shù)據(jù)傳輸

采集到的數(shù)據(jù)由DSP按照傳輸協(xié)議送往FPGA，在FPGA中對(duì)雙口RAM用用乒乓操作[10]，使DSP寫數(shù)據(jù)和主控讀數(shù)據(jù)互不影響。

1）傳輸協(xié)議。

數(shù)據(jù)在傳輸時(shí)有兩種方式，一種是超傳輸模式，一種是子傳輸模式。

當(dāng)參數(shù)的采樣率低于小周期頻率就會(huì)作為子傳輸，每隔n個(gè)小周期傳輸一次；當(dāng)參數(shù)的采樣率大于等于小周期頻率會(huì)作為超傳輸，每個(gè)小周期傳輸n次。endprint

子傳輸時(shí)每個(gè)參數(shù)有不同的小周期偏置，以使一個(gè)大周期參數(shù)能夠均勻分配，避免某一時(shí)刻傳輸數(shù)據(jù)量大造成效率降低的現(xiàn)象。子傳輸時(shí)每個(gè)通道要求每隔interval（2的n次方）個(gè)小周期傳輸一個(gè)數(shù)據(jù)。

處理數(shù)據(jù)時(shí)，以所有消息中最大的采樣率進(jìn)行采樣。例如最大采樣率為512，某一消息采樣率為256，小周期頻率為64，則時(shí)序如圖12所示，其他情況時(shí)與圖12類似，只是采樣率和傳輸次數(shù)不一樣。

2）乒乓操作。

數(shù)據(jù)空間使用1K的RAM分為高512地址區(qū)和低512地址區(qū)，在對(duì)數(shù)據(jù)空間操作時(shí)，按照小周期同步做乒乓操作。

如圖13所示，每當(dāng)小周期同步觸發(fā)時(shí)鐘上升沿到來(lái)之后，DSP將readybuff的數(shù)據(jù)寫入512空間；同時(shí)FPGA從另512空間讀取上次存放的數(shù)據(jù)，送給主控。

3 結(jié)束語(yǔ)

本文解決了多通道RS422信號(hào)采集時(shí)速度與DSP接口速度匹配問(wèn)題，研究了多通道RS422信號(hào)過(guò)濾方法，并按照傳輸協(xié)議將數(shù)據(jù)傳輸給主控板。用數(shù)據(jù)三級(jí)緩存方式解決了數(shù)據(jù)過(guò)濾和數(shù)據(jù)發(fā)送之間互相影響的問(wèn)題，在FPGA中利用乒乓操作解決了DSP發(fā)送數(shù)據(jù)和主控取數(shù)據(jù)互相影響的問(wèn)題。在通用采集器的“RS422信號(hào)采集板卡”設(shè)計(jì)中經(jīng)過(guò)驗(yàn)證系統(tǒng)穩(wěn)定可靠達(dá)到了設(shè)計(jì)要求。

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作者簡(jiǎn)介

閆利軍（1981-），工學(xué)碩士，工程師，研究方向：機(jī)載測(cè)試技術(shù)。

高志遠(yuǎn)（1986-），工學(xué)碩士，工程師，研究方向：機(jī)載測(cè)試技術(shù)。endprint