李靜

摘 要：在《數(shù)字電路》的學(xué)習(xí)中，組合邏輯電路的設(shè)計(jì)是一部分重要的知識(shí)，它以前一章的組合邏輯電路分析為依托，為后續(xù)的時(shí)序邏輯電路分析和設(shè)計(jì)打下堅(jiān)實(shí)的基礎(chǔ)。文章以三人表決器為例介紹了三種設(shè)計(jì)方法，以便學(xué)生熟悉常見(jiàn)組合邏輯電路的特點(diǎn)及應(yīng)用。

關(guān)鍵詞：組合邏輯電路設(shè)計(jì)；時(shí)序邏輯電路；方法

組合邏輯電路是數(shù)字電路中最簡(jiǎn)單的一類電路，其在功能上無(wú)記憶，結(jié)構(gòu)上無(wú)反饋網(wǎng)路。即電路任一時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無(wú)關(guān)。很多中規(guī)模組件都是組合邏輯電路，常用的有譯碼器、編碼器、數(shù)據(jù)選擇器等等。

1 組合邏輯電路的設(shè)計(jì)方法

組合邏輯電路的設(shè)計(jì)就是根據(jù)給出的實(shí)際問(wèn)題，畫出能夠?qū)崿F(xiàn)這一邏輯功能的數(shù)字電路。它是組合邏輯電路分析的逆過(guò)程。一般應(yīng)以電路盡可能簡(jiǎn)單、所用器件最少為目標(biāo)。下面以三人表決器（其中一人有否決權(quán)，按照少數(shù)服從多數(shù)）為例，分別介紹三種能夠?qū)崿F(xiàn)這一功能的電路設(shè)計(jì)。

1.1 采用基本邏輯門電路進(jìn)行設(shè)計(jì)

組合邏輯電路的基本設(shè)計(jì)步驟如下：

（1）根據(jù)條件與結(jié)果的因果關(guān)系確定輸入輸出變量，分別用0和1表示信號(hào)的兩種不同狀態(tài)。

（2）根據(jù)邏輯功能的要求列出真值表；（如表1所示）

（3）將表達(dá)式進(jìn)行化簡(jiǎn)并變換為與非-與非的形式（這里采用與非門實(shí)現(xiàn)）。

1.2 采用譯碼器進(jìn)行設(shè)計(jì)

具有n個(gè)輸入端的最小項(xiàng)譯碼器，其輸出端有2n個(gè)，且分別對(duì)應(yīng)了n輸入變量的所有最小項(xiàng)。而任意一個(gè)n變量的邏輯函數(shù)，都可以寫成唯一的最小項(xiàng)之和的形式。所以，只要將譯碼器所對(duì)應(yīng)的輸出端按一定規(guī)律與外圍電路進(jìn)行適當(dāng)?shù)剡B接就可以實(shí)現(xiàn)。

1.3 用數(shù)據(jù)選擇器進(jìn)行設(shè)計(jì)

具有n個(gè)地址輸入端的數(shù)據(jù)選擇器有2n個(gè)數(shù)據(jù)輸入端，對(duì)應(yīng)n個(gè)輸入變量的全部最小項(xiàng)，有一到兩個(gè)輸出端。與譯碼器類似，通常也設(shè)有附加控制端。以常見(jiàn)的八選一數(shù)據(jù)選擇器74LS151為例，它有3個(gè)地址輸入端C、B、A，8個(gè)數(shù)據(jù)輸入端D7、D6…D1、D0，兩個(gè)互補(bǔ)輸出端Y和W，使能控制端G， 輸出Y的表達(dá)式可寫為Y=∑mi Di，只要將需實(shí)現(xiàn)邏輯函數(shù)所包含的最小項(xiàng)所對(duì)應(yīng)的數(shù)據(jù)端置為1，不包含的數(shù)據(jù)端置為0，輸出的Y就是所求函數(shù)。令A(yù)=C，B=B，C=A，則用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)三人表決器功能的邏輯函數(shù)表達(dá)式為：Y（A，B，C）=∑m（5，6，7）=m0·0+m1·0+m2·0+m3·0+m4·0+m5·1+m6·1+m7·1，對(duì)照輸出表達(dá)式的形式，只要使D0=D1=D2=D3=D4=0，D5=D6=D7=1，則Y就是所求的邏輯函數(shù)，最后將控制端G接地即可實(shí)現(xiàn)該表決器功能（如圖3）。

2 結(jié)束語(yǔ)

以上三種設(shè)計(jì)方法都可以實(shí)現(xiàn)三人表決器的邏輯功能。通過(guò)這些方法可以使學(xué)生在學(xué)習(xí)組合邏輯電路這部分內(nèi)容時(shí)，通過(guò)相互比較，從而熟悉這些常見(jiàn)組合邏輯電路各自的特點(diǎn)及應(yīng)用，加深學(xué)生們的印象。

摘 要：在《數(shù)字電路》的學(xué)習(xí)中，組合邏輯電路的設(shè)計(jì)是一部分重要的知識(shí)，它以前一章的組合邏輯電路分析為依托，為后續(xù)的時(shí)序邏輯電路分析和設(shè)計(jì)打下堅(jiān)實(shí)的基礎(chǔ)。文章以三人表決器為例介紹了三種設(shè)計(jì)方法，以便學(xué)生熟悉常見(jiàn)組合邏輯電路的特點(diǎn)及應(yīng)用。

關(guān)鍵詞：組合邏輯電路設(shè)計(jì)；時(shí)序邏輯電路；方法

組合邏輯電路是數(shù)字電路中最簡(jiǎn)單的一類電路，其在功能上無(wú)記憶，結(jié)構(gòu)上無(wú)反饋網(wǎng)路。即電路任一時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無(wú)關(guān)。很多中規(guī)模組件都是組合邏輯電路，常用的有譯碼器、編碼器、數(shù)據(jù)選擇器等等。

1 組合邏輯電路的設(shè)計(jì)方法

組合邏輯電路的設(shè)計(jì)就是根據(jù)給出的實(shí)際問(wèn)題，畫出能夠?qū)崿F(xiàn)這一邏輯功能的數(shù)字電路。它是組合邏輯電路分析的逆過(guò)程。一般應(yīng)以電路盡可能簡(jiǎn)單、所用器件最少為目標(biāo)。下面以三人表決器（其中一人有否決權(quán)，按照少數(shù)服從多數(shù)）為例，分別介紹三種能夠?qū)崿F(xiàn)這一功能的電路設(shè)計(jì)。

1.1 采用基本邏輯門電路進(jìn)行設(shè)計(jì)

組合邏輯電路的基本設(shè)計(jì)步驟如下：

（1）根據(jù)條件與結(jié)果的因果關(guān)系確定輸入輸出變量，分別用0和1表示信號(hào)的兩種不同狀態(tài)。

（2）根據(jù)邏輯功能的要求列出真值表；（如表1所示）

（3）將表達(dá)式進(jìn)行化簡(jiǎn)并變換為與非-與非的形式（這里采用與非門實(shí)現(xiàn)）。

1.2 采用譯碼器進(jìn)行設(shè)計(jì)

具有n個(gè)輸入端的最小項(xiàng)譯碼器，其輸出端有2n個(gè)，且分別對(duì)應(yīng)了n輸入變量的所有最小項(xiàng)。而任意一個(gè)n變量的邏輯函數(shù)，都可以寫成唯一的最小項(xiàng)之和的形式。所以，只要將譯碼器所對(duì)應(yīng)的輸出端按一定規(guī)律與外圍電路進(jìn)行適當(dāng)?shù)剡B接就可以實(shí)現(xiàn)。

1.3 用數(shù)據(jù)選擇器進(jìn)行設(shè)計(jì)

具有n個(gè)地址輸入端的數(shù)據(jù)選擇器有2n個(gè)數(shù)據(jù)輸入端，對(duì)應(yīng)n個(gè)輸入變量的全部最小項(xiàng)，有一到兩個(gè)輸出端。與譯碼器類似，通常也設(shè)有附加控制端。以常見(jiàn)的八選一數(shù)據(jù)選擇器74LS151為例，它有3個(gè)地址輸入端C、B、A，8個(gè)數(shù)據(jù)輸入端D7、D6…D1、D0，兩個(gè)互補(bǔ)輸出端Y和W，使能控制端G， 輸出Y的表達(dá)式可寫為Y=∑mi Di，只要將需實(shí)現(xiàn)邏輯函數(shù)所包含的最小項(xiàng)所對(duì)應(yīng)的數(shù)據(jù)端置為1，不包含的數(shù)據(jù)端置為0，輸出的Y就是所求函數(shù)。令A(yù)=C，B=B，C=A，則用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)三人表決器功能的邏輯函數(shù)表達(dá)式為：Y（A，B，C）=∑m（5，6，7）=m0·0+m1·0+m2·0+m3·0+m4·0+m5·1+m6·1+m7·1，對(duì)照輸出表達(dá)式的形式，只要使D0=D1=D2=D3=D4=0，D5=D6=D7=1，則Y就是所求的邏輯函數(shù)，最后將控制端G接地即可實(shí)現(xiàn)該表決器功能（如圖3）。

2 結(jié)束語(yǔ)

以上三種設(shè)計(jì)方法都可以實(shí)現(xiàn)三人表決器的邏輯功能。通過(guò)這些方法可以使學(xué)生在學(xué)習(xí)組合邏輯電路這部分內(nèi)容時(shí)，通過(guò)相互比較，從而熟悉這些常見(jiàn)組合邏輯電路各自的特點(diǎn)及應(yīng)用，加深學(xué)生們的印象。

摘 要：在《數(shù)字電路》的學(xué)習(xí)中，組合邏輯電路的設(shè)計(jì)是一部分重要的知識(shí)，它以前一章的組合邏輯電路分析為依托，為后續(xù)的時(shí)序邏輯電路分析和設(shè)計(jì)打下堅(jiān)實(shí)的基礎(chǔ)。文章以三人表決器為例介紹了三種設(shè)計(jì)方法，以便學(xué)生熟悉常見(jiàn)組合邏輯電路的特點(diǎn)及應(yīng)用。

關(guān)鍵詞：組合邏輯電路設(shè)計(jì)；時(shí)序邏輯電路；方法

組合邏輯電路是數(shù)字電路中最簡(jiǎn)單的一類電路，其在功能上無(wú)記憶，結(jié)構(gòu)上無(wú)反饋網(wǎng)路。即電路任一時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無(wú)關(guān)。很多中規(guī)模組件都是組合邏輯電路，常用的有譯碼器、編碼器、數(shù)據(jù)選擇器等等。

1 組合邏輯電路的設(shè)計(jì)方法

組合邏輯電路的設(shè)計(jì)就是根據(jù)給出的實(shí)際問(wèn)題，畫出能夠?qū)崿F(xiàn)這一邏輯功能的數(shù)字電路。它是組合邏輯電路分析的逆過(guò)程。一般應(yīng)以電路盡可能簡(jiǎn)單、所用器件最少為目標(biāo)。下面以三人表決器（其中一人有否決權(quán)，按照少數(shù)服從多數(shù)）為例，分別介紹三種能夠?qū)崿F(xiàn)這一功能的電路設(shè)計(jì)。

1.1 采用基本邏輯門電路進(jìn)行設(shè)計(jì)

組合邏輯電路的基本設(shè)計(jì)步驟如下：

（1）根據(jù)條件與結(jié)果的因果關(guān)系確定輸入輸出變量，分別用0和1表示信號(hào)的兩種不同狀態(tài)。

（2）根據(jù)邏輯功能的要求列出真值表；（如表1所示）

（3）將表達(dá)式進(jìn)行化簡(jiǎn)并變換為與非-與非的形式（這里采用與非門實(shí)現(xiàn)）。

1.2 采用譯碼器進(jìn)行設(shè)計(jì)

具有n個(gè)輸入端的最小項(xiàng)譯碼器，其輸出端有2n個(gè)，且分別對(duì)應(yīng)了n輸入變量的所有最小項(xiàng)。而任意一個(gè)n變量的邏輯函數(shù)，都可以寫成唯一的最小項(xiàng)之和的形式。所以，只要將譯碼器所對(duì)應(yīng)的輸出端按一定規(guī)律與外圍電路進(jìn)行適當(dāng)?shù)剡B接就可以實(shí)現(xiàn)。

1.3 用數(shù)據(jù)選擇器進(jìn)行設(shè)計(jì)

具有n個(gè)地址輸入端的數(shù)據(jù)選擇器有2n個(gè)數(shù)據(jù)輸入端，對(duì)應(yīng)n個(gè)輸入變量的全部最小項(xiàng)，有一到兩個(gè)輸出端。與譯碼器類似，通常也設(shè)有附加控制端。以常見(jiàn)的八選一數(shù)據(jù)選擇器74LS151為例，它有3個(gè)地址輸入端C、B、A，8個(gè)數(shù)據(jù)輸入端D7、D6…D1、D0，兩個(gè)互補(bǔ)輸出端Y和W，使能控制端G， 輸出Y的表達(dá)式可寫為Y=∑mi Di，只要將需實(shí)現(xiàn)邏輯函數(shù)所包含的最小項(xiàng)所對(duì)應(yīng)的數(shù)據(jù)端置為1，不包含的數(shù)據(jù)端置為0，輸出的Y就是所求函數(shù)。令A(yù)=C，B=B，C=A，則用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)三人表決器功能的邏輯函數(shù)表達(dá)式為：Y（A，B，C）=∑m（5，6，7）=m0·0+m1·0+m2·0+m3·0+m4·0+m5·1+m6·1+m7·1，對(duì)照輸出表達(dá)式的形式，只要使D0=D1=D2=D3=D4=0，D5=D6=D7=1，則Y就是所求的邏輯函數(shù)，最后將控制端G接地即可實(shí)現(xiàn)該表決器功能（如圖3）。

2 結(jié)束語(yǔ)

以上三種設(shè)計(jì)方法都可以實(shí)現(xiàn)三人表決器的邏輯功能。通過(guò)這些方法可以使學(xué)生在學(xué)習(xí)組合邏輯電路這部分內(nèi)容時(shí)，通過(guò)相互比較，從而熟悉這些常見(jiàn)組合邏輯電路各自的特點(diǎn)及應(yīng)用，加深學(xué)生們的印象。