韓 進(jìn)，王多偉

（山東科技大學(xué)信息科學(xué)與工程學(xué)院，青島266510）

基于ADF4360-7的混頻器本振源電路設(shè)計(jì)

韓 進(jìn)，王多偉

（山東科技大學(xué)信息科學(xué)與工程學(xué)院，青島266510）

在無(wú)線通信領(lǐng)域，本振信號(hào)對(duì)于通信系統(tǒng)的穩(wěn)定性具有至關(guān)重要的作用。采用鎖相式頻率合成技術(shù)，基于鎖相環(huán)芯片ADF4360-7設(shè)計(jì)了一種本振源電路。電路產(chǎn)生934MHz、輸出功率為-5dBm的本振信號(hào)，且與44MHz、輸出功率為10dBm的中頻調(diào)制信號(hào)通過(guò)混頻器進(jìn)行上變頻，從而產(chǎn)生頻率為978 MHz、輸出功率為8dBm的頻率源。通過(guò)ADI sim PLL Ver3.4等軟件仿真及實(shí)驗(yàn)結(jié)果表明，生成的頻率穩(wěn)定，其各項(xiàng)指標(biāo)均滿足技術(shù)要求，輸出相位噪聲低，同時(shí)具有較好的雜散抑制度。

鎖相式頻率合成器；ADF4360-7；相位噪聲；雜散抑制度；本振信號(hào)

1 引 言

頻率源是提供各種信號(hào)的電子設(shè)備，針對(duì)不同硬件電路提供相應(yīng)的信號(hào)，它的好壞直接影響雷達(dá)、導(dǎo)航、通訊、空間電子技術(shù)及儀器儀表等的性能指標(biāo)［1］，因而設(shè)計(jì)出頻率穩(wěn)定度越來(lái)越高（即相位噪聲越來(lái)越低）的頻率源十分重要。

頻率合成技術(shù)起源于20世紀(jì)30年代，指從一個(gè)高穩(wěn)定和準(zhǔn)確的參考頻率，經(jīng)過(guò)各種技術(shù)處理，生成大量離散的頻率輸出。頻率合成器主要用來(lái)產(chǎn)生數(shù)據(jù)采集終端中500MHz-1GHz的本振信號(hào)，并使之與基帶信號(hào)通過(guò)混頻器進(jìn)行上、下變頻［2］。第一代直接頻率合成技術(shù)由于其龐大的體積和較高的成本而逐漸被淘汰出去，第二代鎖相環(huán)PLL技術(shù)和第三代直接數(shù)字頻率合成DDS技術(shù)因?qū)Ψ讲豢商娲膬?yōu)點(diǎn)而成為主流設(shè)計(jì)思想，本文主要采用第二代鎖相環(huán)PLL技術(shù)進(jìn)行設(shè)計(jì)。

在無(wú)線通信領(lǐng)域，本振信號(hào)對(duì)于通信系統(tǒng)的穩(wěn)定性具有至關(guān)重要的作用。常用的本振信號(hào)產(chǎn)生方式有LC振蕩電路（模擬方式）和鎖相環(huán)（數(shù)字方式），其中鎖相式頻率合成器是一種建立在跟蹤參考頻率基礎(chǔ)上的閉環(huán)控制系統(tǒng)，主要由鑒相器（PD）、環(huán)路濾波器（LF）和壓控振蕩器（VCO）組成［3］。

2 總體設(shè)計(jì)方案

頻率源的系統(tǒng)設(shè)計(jì)框圖如圖1所示。采用溫補(bǔ)晶振作為PLL的參考信號(hào)，在提供恒定頻率的參考信號(hào)同時(shí)，避免引入帶內(nèi)雜散。借助ARM構(gòu)成的低頻板實(shí)現(xiàn)對(duì)PLL的邏輯控制，同時(shí)通過(guò)硬件調(diào)試鎖相環(huán)的環(huán)路濾波器，保證相位噪聲和帶內(nèi)雜散滿足指標(biāo)要求，實(shí)現(xiàn)輸出穩(wěn)定的934MHz、功率為-5dBm的本振信號(hào)。本振信號(hào)與44MHz、輸出功率為10dBm的中頻調(diào)制信號(hào)通過(guò)混頻器進(jìn)行上變頻，經(jīng)過(guò)聲表濾波器后，最終產(chǎn)生978MHz、輸出功率為8dBm的頻率源。

圖1 頻率源系統(tǒng)設(shè)計(jì)框圖

3 ADF4360-7芯片介紹和工作原理

3.1 芯片介紹

ADF4360-7是ADI公司新推出的一款內(nèi)部集成VCO的高性能PLL芯片，具有很寬的工作頻帶，輸出頻率范圍從350MHz到1800MHz。由外部電感值設(shè)定不同的工作頻段，方便了鎖相環(huán)路設(shè)計(jì)。其主要由一個(gè)14bit可編程參考R計(jì)數(shù)器、一個(gè)24bit功能鎖存器、壓控振蕩器、相位比較器、鎖定檢測(cè)器、多路復(fù)合器以及電荷泵等構(gòu)成。ADF4360-7的中心頻率是由外部傳感器進(jìn)行設(shè)定的。芯片寄存器通過(guò)三端口控制，工作電壓在3.0V-3.6V之間，在空閑時(shí)還可以隨時(shí)關(guān)閉。另外可以選擇使用2分頻，則用戶接收的射頻輸出信號(hào)頻率范圍在175MHz到900MHz。其內(nèi)部構(gòu)成框圖如圖2所示。

圖2 內(nèi)部構(gòu)成框圖

3.2 工作原理

ADF4360-7芯片外部輸入信號(hào)有外部參考頻率信號(hào)和時(shí)序邏輯控制信號(hào)，其中外部參考信號(hào)經(jīng)過(guò)14bit可編程R計(jì)數(shù)器后得到的鑒相頻率送到鑒相器的輸入端；時(shí)序邏輯控制信號(hào)由時(shí)鐘信號(hào)CLK、數(shù)字信號(hào)DATA和使能信號(hào)LE組成。在時(shí)鐘信號(hào)CLK的控制下，串行輸入24bit數(shù)據(jù)信號(hào)，暫存在24bit數(shù)據(jù)寄存器中。當(dāng)接收到使能信號(hào)LE后，先輸入的24bit數(shù)據(jù)信號(hào)根據(jù)地址位到達(dá)對(duì)應(yīng)的24bit鎖存器中。對(duì)應(yīng)的時(shí)序特性圖如圖3所示。

圖3 時(shí)序特性圖

分頻計(jì)數(shù)開(kāi)始時(shí)，當(dāng)CPLD輸出低電平時(shí)，前置分頻器在低電平邏輯控制下按P＋1模式計(jì)數(shù)，A和B計(jì)數(shù)器則接收前置分頻器的輸出脈沖同時(shí)計(jì)數(shù)。前置分頻器按P＋1模式工作時(shí)，它就每次比固定P模式分頻多計(jì)一個(gè)脈沖，一個(gè)循環(huán)中吞掉的脈沖數(shù)由A計(jì)數(shù)器記錄，當(dāng)A計(jì)數(shù)器計(jì)滿以后，A計(jì)數(shù)器就停止計(jì)數(shù)。當(dāng)CPLD輸出高電平，分頻器在高電平邏輯控制下按P模式計(jì)數(shù)，B計(jì)數(shù)器接收前置分頻器的輸出脈沖進(jìn)行計(jì)數(shù)，B計(jì)數(shù)器計(jì)滿后，輸出分頻脈沖到鑒頻鑒相器PFD，并控制邏輯電路恢復(fù)低電平輸出，促使前置分頻器也恢復(fù)P＋1模式計(jì)數(shù)，完成一個(gè)計(jì)數(shù)周期。VCO輸出頻率如式（1）所示。

其中：fVCO是壓控振蕩器的輸出頻率；

P是雙模比例器比例系數(shù)（取8／9、16／17等）；

B是13位計(jì)數(shù)器預(yù)設(shè)初值（取3—8191）；

A是5位計(jì)數(shù)器預(yù)設(shè)初值（取0—31）。

在這里，隨著模式控制的高低電平不同，雙模分頻器采用2個(gè)不同的分頻模數(shù)P和P＋1，同時(shí)芯片提供8／9和16／17兩種計(jì)數(shù)器。一般情況下，當(dāng)輸出頻率較高時(shí)選用16／17計(jì)數(shù)器，輸出頻率較低時(shí)選用8／9計(jì)數(shù)器。ADF4360-7中B預(yù)置數(shù)的范圍為3—8191，A預(yù)置數(shù)的范圍0—31，其分頻比可以通過(guò)A和B的值設(shè)定，在設(shè)置寄存器參數(shù)時(shí)，必須滿足B≥A且有N≥（P2-P）［4］。通過(guò)ADF4360-7的外圍添加環(huán)路濾波器，即可根據(jù)所選參數(shù)，輸出穩(wěn)定的頻率。

4 硬件設(shè)計(jì)

4.1 本振源電路設(shè)計(jì)

本振信號(hào)及整個(gè)頻率源技術(shù)指標(biāo)要求如下：本振信號(hào)輸出中心頻率為934MHz、功率為-5dBm，頻率源輸出頻率為978 MHz、功率為8dBm，環(huán)路濾波器帶寬為100KHz，相位噪聲優(yōu)于-105dBc／Hz＠100KHz，帶內(nèi)雜散優(yōu)于-60dBc，溫度穩(wěn)定性在1.5PPm。

根據(jù)技術(shù)指標(biāo)要求，頻率源采用集成了壓控振蕩器（VCO）的鎖相環(huán)芯片，可以減少器件數(shù)量，提高可靠性，同時(shí)可以節(jié)省空間，它只需要幾個(gè)阻容元件和一個(gè)溫補(bǔ)晶振即可產(chǎn)生高純度、高相噪的934MHz本振信號(hào)，同時(shí)滿足技術(shù)指標(biāo)。頻率源產(chǎn)生的信號(hào)一般有相對(duì)較高的雜散抑制度，在不占用很大體積的情況下，可以使用一個(gè)聲表濾波器進(jìn)一步提高信號(hào)的雜散抑制度。圖 4所示是基于ADF4360-7作為混頻器本振源的頻率源電路，該電路可以將44MHz的中頻調(diào)制信號(hào)上變頻到978MHz，以供混頻器的后續(xù)電路使用，實(shí)現(xiàn)頻率源的穩(wěn)定輸出。

圖4 基于ADF4360-7的頻率源電路圖

該電路的基本工作原理是：TCXO-20MHz的溫補(bǔ)晶振與PLL的16引腳相連，為PLL提供輸入?yún)⒖夹盘?hào)；4引腳輸出的信號(hào)先后經(jīng)過(guò)由R65、R67、 R71組成的π型衰減器、放大器（ERA-3SM＋）、LC濾波器、及R45、R56、R58組成的π型衰減器后，輸入到混頻器（ADEX-10L）；信號(hào)源提供的44MHz中頻調(diào)制信號(hào)先后經(jīng)過(guò)由R74、R76、R77組成的π型衰減器、LC濾波器、放大器后，經(jīng)引腳6輸入到混頻器；混頻器的兩路輸入信號(hào)，通過(guò)上變頻從引腳3輸出，經(jīng)過(guò)聲表濾波器（TA0689A）后得到輸出頻率為978MHz、功率為8dBm的穩(wěn)定信號(hào)。

4.2 環(huán)路濾波器的設(shè)計(jì)

因?yàn)樾酒妮敵鲱l率是由芯片內(nèi)部固定值的一個(gè)電容和一個(gè)電感以及外部一個(gè)可變電感決定，所以為了獲得所需要的頻率，需要設(shè)置對(duì)應(yīng)的外部可調(diào)電感值，使其滿足輸出的頻率要求，而且電路設(shè)計(jì)過(guò)程中，外部電感放在合適的位置可以降低相互之間的耦合影響［5］。式2給出了系統(tǒng)工作中心頻率和電感的對(duì)應(yīng)關(guān)系：

式中：6.2和0.9為芯片內(nèi)部電容（pF）和電感（nH）值，LEXT為系統(tǒng)外部電感值［6］。由式2中工作中心頻率與外部電感的關(guān)系可以得出：當(dāng)系統(tǒng)輸出頻率較高時(shí)，式中的f0主要由內(nèi)部電感0.9nH決定；而系統(tǒng)輸出頻率較低時(shí)，主要由外部電感值決定。在本設(shè)計(jì)中采用的外部電感值為3.8nH，輸出的中心頻率約為934MHz。

圖5所示為三階無(wú)源低通濾波器的設(shè)計(jì)原理圖。在環(huán)路的設(shè)計(jì)過(guò)程中，采用較高的鑒相頻率有利于提高環(huán)路的捕捉時(shí)間和改善環(huán)路的相位噪聲，因而本環(huán)路采用的是2MHz的鑒相頻率。輸出引腳CP與輸入引腳VTUNE之間接入三階無(wú)源低通濾波器，該濾波器的帶寬是100KHz。由ADI公司的ADI sim PLL Ver 3.4軟件可以仿真計(jì)算得到電感和電阻值，C1＝51.3pF，C2＝697pF，C3＝23.4pF，R1＝6.39kΩ，R2＝13.1kΩ。表1為鎖相環(huán)芯片的輸出相位噪聲表，由此表可以方便的查到以934MHz為中心頻率，偏離中心頻率1KHz、10KHz、100KHz時(shí)，鎖相環(huán)各個(gè)部分產(chǎn)生的相位噪聲值以及總體的相位噪聲值。

表1 輸出相位噪聲表

5 軟件設(shè)計(jì)

由圖1可知，軟件部分由CPLD框圖構(gòu)成，以LPC2138FBD64芯片為核心組成的軟件控制部分，實(shí)現(xiàn)對(duì)鎖相環(huán)寄存器的邏輯控制，最終得到934 MHz的穩(wěn)定信號(hào)。軟件流程圖如圖6所示。LPC2138FBD64芯片的SPI口初始化后會(huì)發(fā)送CLK、DATA、SEN、LD到鎖相環(huán)寄存器中，鎖相環(huán)寄存器執(zhí)行相應(yīng)的指令代碼，并進(jìn)行鎖定判斷。如果鎖相環(huán)處于鎖定狀態(tài)，則鎖定指示的LED燈會(huì)點(diǎn)亮，并保持當(dāng)前狀態(tài)；如果鎖相環(huán)處于失鎖狀態(tài)，則鎖定指示燈保持熄滅狀態(tài)，同時(shí)將當(dāng)前狀態(tài)返回到LPC2138FBD64芯片中，等待下一步的指令操作。其中，鎖相環(huán)寄存器由控制寄存器、R寄存器、N寄存器組成，三個(gè)寄存器配置的順序是：R寄存器→控制寄存器→N寄存器。前后順序不能顛倒，否則ADF4360-7可能不被鎖定。

圖5 三階無(wú)源低通濾波器

圖6 軟件流程圖

6 軟件仿真及實(shí)物測(cè)量結(jié)果分析

因?yàn)锳DF4360-7的輸出頻率為934MHz，則設(shè)置R＝10、B＝58、A＝3、P＝8，R分頻后可得到2MHz的鑒相頻率，根據(jù)系統(tǒng)輸出要求，設(shè)置N＝467，可得VCO輸出信號(hào)的中心頻率為934MHz。由ADIsim PLL Ver 3.4軟件仿真獲得的表格1數(shù)據(jù)可以清晰的看到鎖相環(huán)各部分產(chǎn)生的相噪和總的相位噪聲以及圖5所示環(huán)路濾波器的設(shè)計(jì)電路。由實(shí)物測(cè)量可獲得圖7所示頻率源輸出功率圖，其中，橫坐標(biāo)代表的是以978MHz為中心的中心頻率，縱坐標(biāo)代表的是輸出功率值。從圖中可以很清楚的看到頻率為978MHz時(shí)對(duì)應(yīng)的功率為8.17dBm。圖8所示的是頻率源雜散測(cè)量圖，其中橫坐標(biāo)代表的是以978MHz為中心的中心頻率，縱坐標(biāo)代表的是輸出功率值。由頻譜儀計(jì)算信號(hào)的雜散公式：中心頻率對(duì)應(yīng)的功率絕對(duì)值與偏離中心頻率的偏移頻率對(duì)應(yīng)的功率絕對(duì)值之差即為在此偏移頻率處的雜散值，所以偏離中心頻率-58KHz處的雜散值為-69.16dBm。因而，從以上分析可以看出，所涉及的頻率源各項(xiàng)指標(biāo)均滿足要求。

圖7 頻率源輸出功率圖

圖8 頻率源雜散測(cè)量圖

7 結(jié)束語(yǔ)

以上主要以ADF4360-7為主，以TA0689A、ADEX-10L、VFTX302-GGETC-20MHz、SN74LVC8T245DBR、NC7ST04P5X為輔設(shè)計(jì)實(shí)現(xiàn)了頻率源方案。從軟件仿真和實(shí)物測(cè)量結(jié)果分析來(lái)看，無(wú)論是輸出頻率、相位噪聲和雜散抑制度都較好地達(dá)到了性能指標(biāo)要求，符合實(shí)際電路的需求。

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Design on Mixer Oscillator Circuit Based on ADF4360-7

HAN Jin，WANG Duo-wei
（College of Information Science and Engineering，Shandong University of Science and Technology，Qingdao 266510，China）

In the field ofwireless communication，the local oscillator signal plays an important role in the communication system＇s stability.The working principle and characteristics of ADF4360-7 chip are introduced in this paper.By ADF436-7 chip，the local oscillator signal of934MHz and-5dbm output power is generated and up-conversed with themiddle frequencymodulation signal of44MHz and 10dbm output power by themixer to generate the frequency source of978MHz and 8dbm output power.The ADI sim PLL Ver3.1 software simulation and experiment results show that the frequency is stable and the specificationsmeet the technical requirements，and it has lower phase noise output and better spurious suppression.

Phase-lock frequency synthesizer；ADF4360-7；Phase noise；local oscillator signal

10.3969／j.issn.1002-2279.2014.03.023

TN911.8

：A

：1002-2279（2014）03-0084-05

韓進(jìn)（1968-），女，山東人，教授，主研方向：嵌入式計(jì)算機(jī)控制、電子電路等。

2013-12-03