劉順佳

（復(fù)旦大學(xué)電子工程系，上海200433）

·微機(jī)網(wǎng)絡(luò)與通信·

一種用于系統(tǒng)互連的實時自主同步串行總線

劉順佳

（復(fù)旦大學(xué)電子工程系，上海200433）

針對當(dāng)前小型化和高密度化的設(shè)計需求，提出了一種用于系統(tǒng)互連的實時自主同步串行總線，其能有效替代當(dāng)前使用大量通用輸入輸出進(jìn)行控制及指示信號傳輸?shù)膫鹘y(tǒng)做法，實現(xiàn)更高效的系統(tǒng)板內(nèi)及板間互連。

通用輸入輸出；同步串行總線；系統(tǒng)互連

1 引 言

硬件設(shè)計中經(jīng)常采用通用輸入輸出（General Purpose Input and Output，簡稱GPIO）進(jìn)行系統(tǒng)部件間的控制及指示信號傳輸。然而，隨著系統(tǒng)復(fù)雜度的增加，所需傳輸?shù)目刂萍爸甘拘盘柕臄?shù)量也隨之急劇增長。小型化和高密度化已經(jīng)成為當(dāng)今硬件設(shè)計的趨勢，而采用大量的通用輸入輸出信號進(jìn)行板內(nèi)或板間互連的傳統(tǒng)方式給布局布線及線纜設(shè)計帶來了極大負(fù)擔(dān)。如何簡化系統(tǒng)互連，尤其是減少所需的信號連接數(shù)是擺在硬件設(shè)計者面前的一個重要難題。

大多數(shù)設(shè)計中，控制與指示信號的變化頻率較慢，從信息量的角度上講，其所需傳輸?shù)男畔⒘枯^少，因而設(shè)計中完全可以使用串行方式利用更少量的信號傳輸同樣的信息量。目前業(yè)界已開發(fā)出各種不同類型的串行總線協(xié)議，如UART［1］，I2C［2］，SPI［3］等，然而這些協(xié)議主要適用于數(shù)據(jù)而非控制信號傳輸。其主要原因在于，控制信號相比通用數(shù)據(jù)而言，對延時有更加嚴(yán)格的要求，而上述協(xié)議需要依賴于運行在主設(shè)備端的軟件發(fā)起及控制傳輸，無法脫離軟件獨立運行，因而實時性較差。當(dāng)前最接近該應(yīng)用需求的是一種用于主機(jī)總線適配器（Host Bus Adaptor）和存儲背板（Backplane）間的串行通用輸入輸出協(xié)議SFF-8485［4］，又稱為SGPIO，其對實時性有一定保證且可脫離軟件獨立運行。然而該總線仍為主從模式，主要針對點對點間的傳輸，無法支持多個設(shè)備間的雙向互連，在實際使用中有一定的局限性。由于現(xiàn)有協(xié)議均無法滿足需求，所以在當(dāng)前大部分實際設(shè)計中，并行互連的傳統(tǒng)做法依然較為普遍。

這里針對當(dāng)前應(yīng)用需要，提出了一種用于系統(tǒng)間互連的自主實時同步串行總線，又名Rodia總線。其實現(xiàn)邏輯簡單且具有實時性保證，支持多設(shè)備間互連且所有傳輸自主完成無需軟件干預(yù)，非常適合于替代當(dāng)前使用大量通用輸入輸出進(jìn)行控制及指示信號傳輸?shù)膫鹘y(tǒng)做法，從而實現(xiàn)更高效的系統(tǒng)板內(nèi)及板間互連。

2 協(xié)議介紹

圖1概括了某個實際系統(tǒng)中各部件間的互連需求。該系統(tǒng)包含4個部件，分別為部件1至部件4，其中部件1輸出10組控制線至部件2及部件3，且接收5組來自部件3的控制線；部件2除接收10組來自部件1的控制信號外，還接收8組來自部件4，以及5組來自部件3的控制信號，并同時輸出5組控制信號至部件3；部件3一共接收23組控制線，其中10組來自部件1，5組來自部件2，8組來自部件4，除此之外，部件3還輸出4組控制線至部件4；部件4的連接相對簡單，其輸出8組控制線至部件2及部件3，接收4組來自部件3的控制信號。在該連接關(guān)系內(nèi)，若直接將輸入輸出信號進(jìn)行互連則一共需要55組信號連接。若55組均為板內(nèi)互連，則意味著布線空間的占據(jù)。若均為板間互聯(lián)，則對應(yīng)著接插件及線纜的復(fù)雜度、尺寸及成本的提高。

如若采用一種新型總線，又名Rodia總線進(jìn)行互連則僅需三組信號：時鐘信號（CLK），幀同步信號（FRAME）及雙向數(shù)據(jù)信號（DATA），如圖2所示。其中，接口芯片負(fù)責(zé)將其所屬部件的并行輸入與輸出轉(zhuǎn)換至Rodia總線上進(jìn)行傳輸，接口芯片內(nèi)的配置空間用于進(jìn)行指定并行輸入輸出端口與Rodia總線幀內(nèi)比特的映射關(guān)系，在最終產(chǎn)品中通過將接口芯片集成在部件的主控芯片中，可進(jìn)一步節(jié)約實現(xiàn)成本；時鐘及幀發(fā)生器用于產(chǎn)生總線所需的時鐘及幀同步信號，其邏輯相對簡單，但在設(shè)計過程中需根據(jù)互連信號的數(shù)量及各信號允許的最大延時選擇合適的時鐘頻率及數(shù)據(jù)幀長度，詳細(xì)的計算方法將在后續(xù)章節(jié)中進(jìn)行描述。在具體應(yīng)用中，時鐘及幀發(fā)生器可獨立存在，也可集成于接口芯片中，但在Rodia總線中，應(yīng)存在且僅存在一個有效的時鐘及幀發(fā)生器模塊。

圖1 某個實際系統(tǒng)互連需求

圖2 Rodia總線互連示意圖

圖3為Rodia總線的時序示意圖，其中雙向數(shù)據(jù)（DATA）信號及幀同步（FRAME）信號在時鐘的上升沿輸出，接收端則在時鐘的下降沿進(jìn)行采樣。FRAME為低意味著上一個數(shù)據(jù)幀的結(jié)束，而當(dāng)前DATA信號所對應(yīng)的數(shù)據(jù)為上一幀的最后一個比特，或稱為第N-1個比特，其中N為單個數(shù)據(jù)幀的寬度，而接下來的比特將為下一幀的第0個比特。

圖3 Rodia總線的時序示意圖

對接口芯片而言，DATA信號線為雙向輸入輸出信號，即接口芯片可以對DATA信號進(jìn)行讀取以獲取數(shù)據(jù)，也可驅(qū)動DATA信號進(jìn)行數(shù)據(jù)輸出。由于多個接口芯片同時連接在同一總線上，因而需要特定機(jī)制避免總線沖突。通過對接口芯片內(nèi)的配置空間進(jìn)行合理配置，Rodia總線可有效地實現(xiàn)沖突避免。配置空間由一系列可編程的存儲字節(jié)組成，分別定義了每個并行輸出及并行輸入在數(shù)據(jù)幀中對應(yīng)的比特位置。接口芯片將根據(jù)配置空間內(nèi)的內(nèi)容，在相應(yīng)的比特位置對DATA數(shù)據(jù)信號進(jìn)行讀取或?qū)懭搿odia總線中不同接口芯片間的信號互連則是通過將同一比特位置分配給一個接口芯片的輸入及一個或多個其它接口芯片的輸出完成的。例如，假定比特n被指定給接口芯片m的某個輸入，若要實現(xiàn)該輸入與其它接口芯片輸出的等效互連，只需要將該比特位置n同時分配給其它接口芯片的輸出端口即可。使用Rodia總線的一個關(guān)鍵步驟是對輸入輸出與數(shù)據(jù)幀比特間的映射進(jìn)行規(guī)劃，主要原理是保證同一比特位置僅分配給一個接口芯片中的單個輸入。圖4給出了使用Rodia總線實現(xiàn)圖1等效連接時部件接口芯片配置空間的配置示例。配置空間的具體編程方法不屬于本協(xié)議的規(guī)定范疇，實現(xiàn)中可通過JTAG，I2C或者其它自定義協(xié)議完成。

圖4 使用Rodia總線部件接口芯片配置空間配置示例

圖5 接口芯片的典型內(nèi)部實現(xiàn)模塊圖

圖5是接口芯片的典型內(nèi)部實現(xiàn)模塊圖。其中CLK及FRAME連接內(nèi)部計數(shù)器用于記錄當(dāng)前時鐘周期在數(shù)據(jù)幀中所對應(yīng)的比特位，該計數(shù)器輸出將與存儲于配置空間的輸入輸出比特位信息分別進(jìn)行比較，若當(dāng)前比特位與某輸出所對應(yīng)的比特位相匹配，則相應(yīng)比較器輸出為高，從而驅(qū)動輸出復(fù)用器選擇DATA（數(shù)據(jù)信號）作為相應(yīng)輸出觸發(fā)器的輸入，因而DATA（數(shù)據(jù)信號）將在該時鐘周期的下降沿輸出至輸出端口，否則該輸出端口將保持上一時刻輸出；若當(dāng)前比特位與配置空間中某輸入端口所對應(yīng)的比特位信息相匹配，則輸入復(fù)用器將選擇該輸入連接至輸入觸發(fā)器的D端口，并在下一個時鐘上升沿對該輸入進(jìn)行鎖存并驅(qū)動DATA（數(shù)據(jù)信號）。需要注意的是，對輸入端口而言，為補(bǔ)償上圖實現(xiàn)中引入的一個時鐘周期的延時，配置空間所存儲的比特位數(shù)據(jù)并非實際的輸出比特位，而是前一比特位。例如，若某輸入端口對應(yīng)于比特2，則應(yīng)在配置空間中填入1；如對應(yīng)于比特0，而數(shù)據(jù)幀長度為32，則應(yīng)在配置空間中填入31。

由此可見，Rodia總線可支持多個設(shè)備且整個傳輸過程由硬件自主控制，無需軟件干預(yù)，因而對于上層軟件完全透明且延時可控，能夠有效解決UART，I2C，SPI等總線應(yīng)用中的軟件復(fù)雜度及實時性顧慮。

在電器特性上，對于時鐘和幀同步發(fā)生器而言，CLK，F(xiàn)RAME應(yīng)為推挽輸入（Push-Pull）輸出，而對于接口芯片而言，CLK，F(xiàn)RAME為輸入信號、DATA為雙向輸入輸出信號，且為開漏輸出，另外CLK，F(xiàn)RAME，DATA輸入接收端都應(yīng)采用施密特觸發(fā)器結(jié)構(gòu)且具有不小于150mV的滯回閾值（hysteresis）以增強(qiáng)噪聲免疫力。Rodia總線對信號的電流驅(qū)動能力以及電平標(biāo)準(zhǔn)沒有嚴(yán)格要求，但設(shè)計人員應(yīng)從信號完整性及時序兩方面上進(jìn)行分析以確定合適的拓?fù)浣Y(jié)構(gòu)及接口參數(shù)。

3 時鐘頻率與數(shù)據(jù)幀長度選擇

在Rodia總線中，時鐘頻率及數(shù)據(jù)幀長度是兩個最重要的協(xié)議參數(shù)。設(shè)計人員應(yīng)依據(jù)系統(tǒng)互連所需的輸入輸出通道數(shù)量、允許的最大延時及拓?fù)浣Y(jié)構(gòu)進(jìn)行優(yōu)化。

首先是確定時鐘頻率，某特定設(shè)計所能支持的最高時鐘頻率將受到拓?fù)浣Y(jié)構(gòu)及接口芯片特性的限制，而所需的最低時鐘頻率則由系統(tǒng)互連所需的信號數(shù)目總和，以及每個信號所允許的最大延時決定。若某系統(tǒng)互連所需的信號通道數(shù)為m，而各信號所允許的最大延時分別為d（n）（n＝1～m），為滿足要求，時鐘頻率f應(yīng)不低于：fmin＝m／min（d（n））（n＝1～m）。若fmin高于拓?fù)浣涌诩敖涌谛酒匦运试S的最大時鐘，則意味著該設(shè)計需求無法用一條Rodia總線進(jìn)行滿足，此時可以考慮使用多條Rodia總線進(jìn)行實現(xiàn)，從而將m個信號分布在兩條或者多條Rodia總線上。多條Rodia總線可以使用共用時鐘及幀同步信號的方式進(jìn)一步降低連接所需的信號數(shù)量，例如可以通過5根信號實現(xiàn)3組擁有相同時鐘頻率及幀長度的Rodia總線。

數(shù)據(jù)幀長度的選擇相對簡單，若時鐘頻率選定為f，則數(shù)據(jù)幀長度應(yīng)大于系統(tǒng)互連所需的信號通道數(shù)m并小于f*min（d（n））（n＝1～m）。當(dāng)使用多條Rodia總線實現(xiàn)時，所有Rodia數(shù)據(jù)幀的長度總和應(yīng)大于m，且每條總線的數(shù)據(jù)幀長度應(yīng)小于f*min（d（n’））（n’＝所有映射到該總線的信號通道集合）。

4 仿真結(jié)果

筆者使用了System Verilog硬件描述語言對Rodia總線接口芯片進(jìn)行了建模，并實現(xiàn)了圖2所示的拓?fù)浣Y(jié)構(gòu)，其中假定互連信號所允許的最大延時為10us，因而時鐘頻率設(shè)定為10MHz，幀長度為32。圖6的仿真結(jié)果表明Rodia總線在滿足信號延時不高于3.2us的基礎(chǔ)上，僅用3根信號線即實現(xiàn)了等效于圖1的復(fù)雜系統(tǒng)互連。

圖6 Rodia總線系統(tǒng)仿真結(jié)果

5 結(jié)束語

小型化和高密度化的設(shè)計趨勢對系統(tǒng)互連提出了新的挑戰(zhàn)，而依賴大量通用輸入輸出信號進(jìn)行系統(tǒng)互連的傳統(tǒng)做法顯然無法滿足這一需求。向串行總線過渡已漸漸成為業(yè)界共識。然而當(dāng)前業(yè)界已有的串行總線協(xié)議均無法滿足多設(shè)備支持、實時性及軟件透明等多方面的需求，因而在大多情況下仍無法完全替代傳統(tǒng)做法。Rodia總線則是針對該目標(biāo)的全新嘗試。當(dāng)然一個總線的成熟還需要在應(yīng)用和實踐中進(jìn)行反復(fù)驗證和調(diào)整，筆者也將在以后的設(shè)計工作中進(jìn)一步對該總線進(jìn)行實際應(yīng)用及測試。

［1］Adam Osborne，An Introduction to Microcomputers Volume1：Basic Concepts［M］.Osborne-McGraw Hill Berkeley California USA，1980.

［2］UM10204：I2C-bus specification and usermanual Rev.5［S］.NXP，2012.9.（http：／／www.nxp.com／documents／user_manual／UM10204.pdf）.

［3］俞承芳，虞惠華，楊翠微.微機(jī)系統(tǒng)與接口實驗［M］.上海：復(fù)旦大學(xué)出版社，2005.

［4］SFF Committee：SFF-8485 Specification for Serial GPIO（SGPIO）Bus Rev 0.7［S］.2006.2.（ftp：／／ftp.seagate.com／sff／SFF-8485.PDF）.

A Real-time Autonomous Synchronized Serial Bus for System Interconnect

LIU Shun-jia
（Department of Electronic Engineering，F(xiàn)udan University，Shanghai200433，China）

As to the design requirement ofminiature and higher density for the product，a real-time autonomous synchronized serial bus for system interconnect is proposed，realizingmore efficient solution for both intra-board and inter-board connection，which can be used to replace the traditional solution that uses a great number of GPIOs and lead to a significant overhead to the design.

GPIO；Synchronized serial bus；System interconnect

10.3969／j.issn.1002-2279.2014.01.006

TN710.9

：B

：1002-2279（2014）01-0018-04

劉順佳（1984-），女，浙江鎮(zhèn)海人，碩士研究生，主研方向：硬件設(shè)計。

2013-08-28