史韶豐，劉 繼

（同濟(jì)大學(xué)鐵道與城市軌道交通研究院，上海200331）

基于FPGA的多路光纖數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)與研究

史韶豐，劉 繼

（同濟(jì)大學(xué)鐵道與城市軌道交通研究院，上海200331）

以可編程芯片F(xiàn)PGA、串化解串芯片、光纖收發(fā)模塊和多路復(fù)用解復(fù)用器為主要器件，進(jìn)行了工業(yè)現(xiàn)場(chǎng)多個(gè)數(shù)據(jù)采集端與數(shù)據(jù)總處理端之間，分別通過(guò)光纖進(jìn)行遠(yuǎn)距離高速數(shù)據(jù)傳輸?shù)挠布娐吩O(shè)計(jì)，并制作了PCB對(duì)系統(tǒng)進(jìn)行測(cè)試，保證數(shù)據(jù)傳輸?shù)姆€(wěn)定性。

光纖數(shù)據(jù)傳輸；串化解串器；現(xiàn)場(chǎng)可編程門陣列

1 引 言

隨著現(xiàn)代工業(yè)技術(shù)的發(fā)展，檢測(cè)對(duì)象變得越來(lái)越復(fù)雜，分布也越來(lái)越廣，分布式檢測(cè)儀器的應(yīng)用不斷增加。因此，對(duì)這些數(shù)據(jù)的可靠傳輸和分析處理成為一個(gè)重要問(wèn)題。

針對(duì)光纖傳輸技術(shù)在一般工業(yè)現(xiàn)場(chǎng)的應(yīng)用，提出了一種基于FPGA的多路光纖數(shù)據(jù)傳輸系統(tǒng)的硬件設(shè)計(jì)，將分布在十個(gè)地方的傳感器所采集到的數(shù)據(jù)通過(guò)光纖傳輸?shù)骄嚯x很遠(yuǎn)的數(shù)據(jù)總處理端。分別制作了數(shù)據(jù)發(fā)送端（采集端）和接收端（處理端）的PCB板，對(duì)系統(tǒng)進(jìn)行驗(yàn)證和測(cè)試。

2 系統(tǒng)硬件設(shè)計(jì)

圖1 系統(tǒng)硬件結(jié)構(gòu)框圖

系統(tǒng)包括十個(gè)光發(fā)送板和一個(gè)光接收板，由主控芯片F(xiàn)PGA、串化解串器（SerDes）、LVDS／LVPECL轉(zhuǎn)換電路、SFP光模塊、光纖多路復(fù)用器、解復(fù)用器等模塊組成，實(shí)現(xiàn)多對(duì)一的數(shù)據(jù)傳輸。系統(tǒng)硬件結(jié)構(gòu)如圖1所示。

主控芯片F(xiàn)PGA采用Altera公司的CycloneⅢ系列芯片EP3C25Q240C8。每路數(shù)據(jù)采集端的FPGA將采集到的18位并行數(shù)據(jù)發(fā)送至串化解串器，串化器將并行信號(hào)轉(zhuǎn)換為串行LVDS信號(hào)。轉(zhuǎn)換電路將LVDS信號(hào)轉(zhuǎn)換為SFP光模塊能接收的LVPECL信號(hào)，光發(fā)送器經(jīng)過(guò)光電轉(zhuǎn)換發(fā)出光信號(hào)，經(jīng)過(guò)光纖傳輸至數(shù)據(jù)處理端的光接收器。經(jīng)過(guò)光電轉(zhuǎn)換和LVPECL／LVDS轉(zhuǎn)換后得到的差分信號(hào)通過(guò)多路復(fù)用器進(jìn)入解串器，解串器將串行LVDS信號(hào)恢復(fù)成18位并行信號(hào)。多路復(fù)用器在某段時(shí)間內(nèi)只選通其中一個(gè)通道，從而保證同一時(shí)刻只有一個(gè)采集端和總處理端進(jìn)行數(shù)據(jù)通信，處理端需要將握手信號(hào)反饋給采集端以建立通信協(xié)議，該反向數(shù)據(jù)傳輸與前述過(guò)程類似。

2.1 串化解串器

串化解串芯片選用德州儀器公司的高性能芯片DS92LV18，該芯片集串行編碼和解碼功能于一體，是光纖高速數(shù)據(jù)傳輸中的核心器件。

DS92LV18是18：1／1：18串化／解串器，工作時(shí)鐘頻率為15-66MHz，全雙工吞吐量達(dá)2.376Gbps，具有獨(dú)立工作的發(fā)送器和接收器。DS92LV18內(nèi)部結(jié)構(gòu)原理如圖2所示。

圖2 DS92LV18結(jié)構(gòu)原理圖

兩個(gè)DS92LV18進(jìn)行數(shù)據(jù)傳輸前必須相互進(jìn)行初始化，即對(duì)串化器和解串器PLL的本地時(shí)鐘進(jìn)行同步，本地時(shí)鐘頻率必須相同。串化器必須通過(guò)SYNC引腳向解串器發(fā)送隨機(jī)的同步碼，該同步碼以LVDS數(shù)據(jù)流的形式通過(guò)光纖發(fā)送至解串器，解串器將在一個(gè)指定的時(shí)間量鎖定到同步碼。解串器PLL鎖定嵌入時(shí)鐘后，lock由高電平變?yōu)榈碗娖?，輸出端輸出有效?shù)據(jù)。

完成初始化后，串化器可以向解串器發(fā)送并行數(shù)據(jù)，解串器鎖定到嵌入時(shí)鐘后，將恢復(fù)出的時(shí)鐘從RCLK引腳輸出，該時(shí)鐘與18位輸出數(shù)據(jù)ROUT［0：17］同步。

2.2 LVDS與LVPECL轉(zhuǎn)換電路

本系統(tǒng)中由于SFP模塊內(nèi)部已包含LVDS／LVPECL轉(zhuǎn)換接口，故只需考慮LVPECL／LVDS轉(zhuǎn)換。最簡(jiǎn)單的方式是使用電阻搭建轉(zhuǎn)換電路，如圖3所示。

圖3 LVPECL／LVDS轉(zhuǎn)換電路

2.3 SFP光模塊

本系統(tǒng)中選用的SFP光模塊型號(hào)為ASF13-24-20，其數(shù)據(jù)傳輸速率最高可達(dá)1.25Gbps，最長(zhǎng)連接距離達(dá)20km。

該模塊中有一名為TX Disable的輸入引腳，改變其電平值可以使能或禁止光信號(hào)的輸出，從而可以保證系統(tǒng)中解復(fù)用器輸出的十路差分信號(hào)只有一路能夠通過(guò)光纖發(fā)送出去，使得同一時(shí)刻只有一個(gè)采集端和總處理端進(jìn)行雙向通信，不會(huì)發(fā)生多路沖突現(xiàn)象。該引腳接一上拉電阻，低電平時(shí)使能光輸出，高電平或斷開時(shí)禁止光輸出。

2.4 多路復(fù)用器

多路復(fù)用器選用Maxim公司的MAX9176，該芯片是低抖動(dòng)、低扭曲的2：1數(shù)據(jù)復(fù)用器，數(shù)據(jù)傳輸速率達(dá)800Mbps。

芯片接收兩路差分LVDS輸入，通過(guò)片選信號(hào)控制選擇輸出其中一路LVDS信號(hào)?？梢酝ㄟ^(guò)PD引腳使芯片進(jìn)入掉電狀態(tài)。芯片功能如圖4所示。

圖4 MAX9176功能框圖

由于芯片只有二選一功能，故本系統(tǒng)需要5片MAX9176配合使用，才能實(shí)現(xiàn)十路選通一路。當(dāng)FPGA需要控制某一路進(jìn)行數(shù)據(jù)傳輸時(shí)，使能處于該通道中的MAX9176，并通過(guò)片選選通相應(yīng)通道，而關(guān)斷其余通道中的芯片。這樣不會(huì)導(dǎo)致多個(gè)通道同時(shí)傳輸數(shù)據(jù)，實(shí)現(xiàn)了僅一路選通。

2.5 多路解復(fù)用器

在系統(tǒng)的反饋通道中，DS92LV18輸出的LVDS差分信號(hào)至多只能驅(qū)動(dòng)三個(gè)LVDS接收器，不能滿足十路擴(kuò)展要求，故需專用芯片完成解復(fù)用功能。

多路解復(fù)用器選用德州儀器公司的DS90LV 110T，該芯片是1到10路高速LVDS數(shù)據(jù)分配器，數(shù)據(jù)傳輸速率達(dá)800Mbps。

3 系統(tǒng)軟件設(shè)計(jì)

使用Verilog HDL語(yǔ)言對(duì)FPGA進(jìn)行編程，用有限狀態(tài)機(jī)表示系統(tǒng)工作過(guò)程。

數(shù)據(jù)接收端的工作方式為嘗試依次接收來(lái)自每個(gè)發(fā)送端的數(shù)據(jù)。接收端依次選通每個(gè)通道，判斷該通道的發(fā)送端是否要求傳輸數(shù)據(jù)。如果某個(gè)發(fā)送端要求傳輸數(shù)據(jù)，F(xiàn)PGA控制串化器發(fā)送同步碼要求建立連接；如果接收端解串器的鎖定信號(hào)有效，即完成了同步，表示收到了該通道的數(shù)據(jù)發(fā)送請(qǐng)求。接收端的串化器立即反方向發(fā)送同步碼與發(fā)送端進(jìn)行確認(rèn)，發(fā)送端解串器完成同步后就可以開始傳輸數(shù)據(jù)了。如果接收端在指定時(shí)間內(nèi)未收到某個(gè)發(fā)送方的請(qǐng)求，則選擇下一個(gè)通道進(jìn)行判斷。系統(tǒng)工作程序流程如圖5所示。

4 實(shí)驗(yàn)測(cè)試

使用開發(fā)環(huán)境Quartus II 11.0的SignalTap（邏輯分析儀）進(jìn)行調(diào)試。制作了PCB板，設(shè)定串化解串器的工作時(shí)鐘頻率為25MHz，則串行數(shù)據(jù)流的速率為500Mbps?？刂泼總€(gè)數(shù)據(jù)發(fā)送端發(fā)送不同數(shù)據(jù)段的18位遞增數(shù)據(jù)，通過(guò)檢查接收端收到的數(shù)據(jù)是否屬于某一特定數(shù)據(jù)段且呈遞增規(guī)律來(lái)判斷收發(fā)數(shù)據(jù)是否一致，從而測(cè)試系統(tǒng)是否正常工作。系統(tǒng)測(cè)試結(jié)果如圖6所示。

圖5 發(fā)送接收程序流程圖

圖6 系統(tǒng)正常運(yùn)行結(jié)果

5 結(jié)束語(yǔ)

以FPGA、DS92LV18、光收發(fā)模塊等器件為基礎(chǔ)，研究和設(shè)計(jì)了多個(gè)數(shù)據(jù)采集端與數(shù)據(jù)總處理端之間通過(guò)光纖進(jìn)行遠(yuǎn)距離高速數(shù)據(jù)傳輸?shù)挠布娐罚⒅谱髁薖CB板進(jìn)行測(cè)試，驗(yàn)證了系統(tǒng)數(shù)據(jù)傳輸?shù)恼_性和穩(wěn)定性，滿足實(shí)際需求。

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Design of Multi-Channel Fiber-Optic Data Transm ission System Based on FPGA

SHIShao-feng，LIU Ji
（Institute of Railway＆Urban Rail Transit，Tongji University，Shanghai200331，China）

This article designs a circuit，mainly composed of programmable chip FPGA，serializer／deserializer，optical transceivermodule and multiplexer／demultiplexer，which enables high-speed data transmission of long distance between ten data acquisition terminals and a data processing terminal in the industrial field.The system is tested on PCB to ensure the good stability of data transmission.

Fiber-optic data transmission；SERDES；FPGA

10.3969／j.issn.1002-2279.2014.01.005

TP3

：A

：1002-2279（2014）01-0015-03

史韶豐（1990-），男，浙江寧波，碩士研究生在讀，主研方向：工業(yè)自動(dòng)化控制。

2013-08-08