鮑鈺文　徐瑤　張金輝　高云

摘 要： 設(shè)計(jì)了一種高性能Pierce晶體振蕩器及頻率校準(zhǔn)電路。采用耗盡型NMOS管實(shí)現(xiàn)低功耗的1.5 V基準(zhǔn)電壓，晶體振蕩電路采用基準(zhǔn)電壓供電，降低了振蕩器的功耗同時(shí)提高輸出頻率的精度。為了進(jìn)一步提高輸出頻率的精度，芯片內(nèi)部集成熔絲修調(diào)電路，通過(guò)校正晶振負(fù)載電容，實(shí)現(xiàn)芯片封裝后振蕩電路輸出頻率的校準(zhǔn)，校準(zhǔn)范圍為（-52.216 ppm，54.962 ppm），校準(zhǔn)最大步長(zhǎng)為3.723 ppm。增加數(shù)字方式校準(zhǔn)電路，在具有溫度檢測(cè)功能的系統(tǒng)中，可以擴(kuò)展實(shí)現(xiàn)計(jì)時(shí)的溫度補(bǔ)償功能，提高芯片的計(jì)時(shí)精度，校準(zhǔn)范圍為（-189.100 ppm，189.100 ppm），校準(zhǔn)步長(zhǎng)為3.050 ppm。電路在0.5 μm?5 V CMOS工藝上實(shí)現(xiàn)。整個(gè)時(shí)鐘芯片版圖面積為0.842 mm×0.996 mm。

關(guān)鍵詞： 晶體振蕩器； 耗盡型NMOS管； 基準(zhǔn)電壓供電； 內(nèi)置晶振； 高精度頻率校準(zhǔn)

中圖分類號(hào)： TN492?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）09?0148?06

0 引 言

石英晶體具有極其穩(wěn)定的諧振特性和非常高的品質(zhì)因素[Q，]因此以石英晶體振蕩器為核心的振蕩電路工作頻率既穩(wěn)定又精確，其被廣泛應(yīng)用于時(shí)鐘、監(jiān)控、通信類電子產(chǎn)品中。目前時(shí)鐘日歷芯片幾乎都使用32.768 kHz晶體振蕩器，為了便于集成，芯片設(shè)計(jì)大多采用Pierce電路結(jié)構(gòu)。小型化、低功耗、高精度一直是這類芯片的發(fā)展和研究方向，例如為降低振蕩電路的功耗和減小工作電壓變化對(duì)輸出頻率精度的影響，振蕩電路可以采用固定工作點(diǎn)的方式（恒流源或恒壓源），增加振幅控制電路[1?4]。由于石英晶體對(duì)溫度敏感，設(shè)計(jì)溫度補(bǔ)償電路提高輸出頻率精度等[5?8]。目前隨著芯片封裝技術(shù)的發(fā)展，國(guó)內(nèi)已有封裝廠可以實(shí)現(xiàn)將芯片管芯與石英晶振的混合封裝，且混合封裝的優(yōu)勢(shì)明顯：芯片內(nèi)置石英晶振，減少外部器件數(shù)量，用戶不用再考慮晶振的布局和走線，使得設(shè)計(jì)更加緊湊可靠，可以做到小型化和高可靠性；降低了外界環(huán)境（濕度，污染等）以及布線上的寄生阻抗與寄生電容對(duì)輸出頻率精度的影響，可以提高輸出頻率的精度；為用戶節(jié)省選擇匹配的晶體所花費(fèi)的精力和時(shí)間。因此在對(duì)輸出時(shí)鐘精度要求高的產(chǎn)品（如智能電表、通信類芯片）應(yīng)用中，內(nèi)置晶振的實(shí)時(shí)時(shí)鐘日歷芯片有著巨大的市場(chǎng)前景[9]。但是石英晶體的參數(shù)不可避免的會(huì)隨著制作工藝的漂移而發(fā)生變化，內(nèi)置石英晶振并不能解決晶振固有參數(shù)變化、溫度的變化以及芯片封裝管腳的寄生電容等對(duì)輸出頻率的影響。針對(duì)上述不足，本文設(shè)計(jì)了改進(jìn)的方案：采用耗盡型MOS管獲得極低功耗的基準(zhǔn)電壓為Pierce振蕩電路供電，降低振蕩電路的功耗，提高輸出頻率的精度；設(shè)計(jì)了芯片封裝后修調(diào)晶振負(fù)載電容的電路，可以使芯片在出廠前得到精確的校準(zhǔn)（稱為模擬方法校正），消除晶振固有參數(shù)變化和芯片封裝管腳的寄生電容對(duì)輸出頻率的影響；設(shè)計(jì)了芯片內(nèi)部計(jì)時(shí)精度校正功能（稱為數(shù)字方法校正），在具有溫度檢測(cè)功能的系統(tǒng)可根據(jù)溫度變動(dòng)對(duì)計(jì)時(shí)精度修正，實(shí)現(xiàn)計(jì)時(shí)的溫度的補(bǔ)償，從而提高計(jì)時(shí)精度。采用該設(shè)計(jì)可以獲得高性能的時(shí)鐘日歷芯片，且對(duì)于內(nèi)置石英晶體芯片的設(shè)計(jì)具有重大意義。

1 電路設(shè)計(jì)

1.1 石英晶體振蕩電路設(shè)計(jì)

圖1為設(shè)計(jì)的石英晶體振蕩電路，主要由基準(zhǔn)源和Pierce振蕩電路兩部分構(gòu)成?；鶞?zhǔn)源輸出[VREF]為恒定1.5 V電壓，該電壓作為Pierce振蕩電路的供電電壓。采用恒壓源給Pierce振蕩電路供電，可以使振蕩電路不受輸入電壓變化的影響，提高振蕩輸出頻率的精度，同時(shí)降低了振蕩電路的供電電壓，達(dá)到降低振蕩電路功耗的目的。

圖1 石英晶體振蕩電路

圖1中MDEP為耗盡型的NMOS管，其柵端和漏端與系統(tǒng)地相連，閾值電壓為[VTHDEP，]因此可以得到流過(guò)MDEP管的電流[IDEP]為：

[IDEP=12μDEPCOXDEPWDEPLDEPV2THDEP] （1）

MP1與MP2構(gòu)成電流鏡，且寬長(zhǎng)比相等，因此流過(guò)MN1的電流與流過(guò)MDEP的電流近似相等，得到基準(zhǔn)源的輸出電壓[VREF]為：

[VREF=1+R1R2VgsN1=1+R1R22IDEPLN1μnCOXWN1+VTHN1] （2）

MDEP和MN1都為N型的MOS管，可以認(rèn)為[COXDEP=COX，][μDEP=μn，]且它們具有相同的溫度系數(shù)。將等式（1）代入等式（2）中可以得到基準(zhǔn)輸出電壓的表達(dá)式：

[VREF=1+R1R2-WDEPLN1LDEPWN1VTHDEP+VTHN1] （3）

MDEP和MN1的閾值電壓都具有負(fù)溫度系數(shù)，因而通過(guò)調(diào)整兩管的寬長(zhǎng)比的比值以及電阻[R1]和[R2]的比值，可以得到具有零溫度系數(shù)的基準(zhǔn)電壓。該設(shè)計(jì)與常見(jiàn)的帶隙基準(zhǔn)電路相比，無(wú)需三極管，電流由耗盡型的NMOS管確定，很容易得到具有極小靜態(tài)電流的基準(zhǔn)電壓源[10?11]，且結(jié)構(gòu)簡(jiǎn)單，無(wú)需啟動(dòng)電路，占用芯片面積小，非常適合應(yīng)用在對(duì)功耗要求十分嚴(yán)格的時(shí)鐘芯片設(shè)計(jì)中。

圖1中振蕩電路部分，是典型的Pierce振蕩電路。[RF]是反向放大器的負(fù)反饋電阻，該電阻阻值必須足夠大從而增加頻率的穩(wěn)定性和降低振蕩電路的功耗。圖中[RF]約為100 MΩ，為了減小芯片的面積，設(shè)計(jì)采用MOS管實(shí)現(xiàn)。[CL1]與[CL2]構(gòu)成晶振的負(fù)載電容，[Q]為石英晶體。

1.2 模擬方法校正的原理與實(shí)現(xiàn)電路

每個(gè)石英晶體的出廠頻率與理想頻率之間會(huì)存在一定的頻率偏差，實(shí)際應(yīng)用中的一些雜散電容，如芯片PAD電容和PCB上的布線寄生電容等都會(huì)對(duì)輸出頻率的精度產(chǎn)生影響。為了提高時(shí)鐘晶體振蕩器電路輸出頻率的精度，可以通過(guò)調(diào)節(jié)頻率牽引量，來(lái)校正輸出頻率。

晶體振蕩電路的實(shí)際輸出頻率與晶體的固有串聯(lián)諧振頻率之間存在一定的頻率牽引量，頻率牽引量[p=ω-ωsωs，]式中[ω]是實(shí)際輸出頻率，[ωs]是晶振的固有串聯(lián)諧振頻率。頻率牽引量與負(fù)載電容存在如下關(guān)系[12?13]：

[p=Cs2C0+CL1CL2CL1+CL2] （4）

式中：[C0]是晶振的靜態(tài)電容；[Cs]是晶振的固有串聯(lián)諧振電容；[CL1，][CL2]是晶振兩端的電容，其串聯(lián)值稱為晶振的負(fù)載電容。當(dāng)出廠頻率與理想頻率之間存在一定的偏離時(shí)，可以通過(guò)校正晶振的負(fù)載電容，得到精確的輸出頻率。實(shí)際應(yīng)用中[CL1，][CL2]通常采用芯片內(nèi)部集成的方法實(shí)現(xiàn)，該方法簡(jiǎn)單、集成度高，但是使用時(shí)必須選擇與集成的負(fù)載電容相匹配的晶振。[CL1，][CL2]也有采用一個(gè)集成，另一個(gè)為外接可調(diào)電容，這樣會(huì)使集成度降低，成本增加，雖然可以獲得更精確的振蕩頻率，但是用戶使用極不方便。為此本文設(shè)計(jì)了熔絲修調(diào)晶振負(fù)載電容的方法。該方法的實(shí)現(xiàn)電路如圖2所示。

圖2（a）是晶振負(fù)載電容修調(diào)控制電路，芯片中有7個(gè)相同的修調(diào)控制模塊，B6～B0分別為它們的輸入信號(hào)， B7是預(yù)修調(diào)控制信號(hào)，TEST是輸入熔絲熔斷控制信號(hào)，其輸出分別是F6～F0和F6N～F0N。輸入信號(hào)通過(guò)I2C接口寫入芯片內(nèi)部寄存器。fuse為多晶硅熔絲，[V1]是一確定電壓，使MN2管導(dǎo)通并產(chǎn)生恒定的很小電流。

圖2 晶振負(fù)載電容修調(diào)控制電路及修調(diào)方案

圖2（b）是晶振負(fù)載電容修調(diào)的設(shè)計(jì)方案，TG是傳輸門，通過(guò)控制傳輸門的導(dǎo)通與截止，達(dá)到增加或者減小負(fù)載電容的目的。7個(gè)傳輸門分別由修調(diào)控制電路的輸出F6～F0和F6N～F0N控制，[CL1]的最小變化量為[C1，][CL2]最小變化量為[C2。]修調(diào)控制方式見(jiàn)表1。

當(dāng)芯片上電時(shí)，上電復(fù)位信號(hào)使寄存器TEST位，以及B7～B0復(fù)位為0。修調(diào)控制電路輸出F6～F0都為0，F(xiàn)6N～F0N都為1，傳輸門T5～T0導(dǎo)通，T6截止，因此電容[CL1，][CL2]的初始值分別為[CX1，][CX2+4C2，]其變化范圍分別為[（CX1，CX1+15C1），（CX2，CX2+7C2）。]

當(dāng)預(yù)修調(diào)控制信號(hào)B7由0變?yōu)?時(shí)，進(jìn)入預(yù)修調(diào)模式，修調(diào)控制電路輸出F6～F0與輸入信號(hào)B6～B0相同，F(xiàn)6N～F0N與B6～B0相反。當(dāng)輸入信號(hào)B5～B0是高電平時(shí)，使其控制的傳輸門T5～T0導(dǎo)通，晶振負(fù)載電容[CL1，][CL2]增大。而當(dāng)B6是高電平時(shí)，T6截止，使負(fù)載電容[CL2]減小，所以B6為負(fù)載電容調(diào)整的符號(hào)位。B6為高電平時(shí)，調(diào)整可以使負(fù)載電容小于最初設(shè)定值，B6為低電平時(shí)，調(diào)整使負(fù)載電容大于最初設(shè)定值。在內(nèi)置晶振芯片完成封裝后，可以通過(guò)預(yù)修調(diào)模式找到最合適的負(fù)載電容。

表1 電容修調(diào)控制方式

[TEST＼&B7＼&模式＼&0＼&1＼&預(yù)修調(diào)＼&1＼&1＼&熔絲熔斷＼&1＼&0＼&無(wú)效＼&0＼&0＼&正常工作＼&]

接著使熔絲熔斷控制信號(hào)TEST由0變?yōu)?，芯片進(jìn)入熔絲熔斷模式。如果修調(diào)控制電路的輸入信號(hào)B6～B0為高電平，將使MN1導(dǎo)通，其寬長(zhǎng)比足夠大，能提供足夠的電流使熔絲熔斷。在熔絲熔斷完成后，由于MN2的下拉作用，A點(diǎn)輸出為低電平，使輸出F6～F0與預(yù)修調(diào)時(shí)的值相同，完成校正。如果芯片再次上電，F(xiàn)6～F0的值會(huì)一直保持修調(diào)后的輸出值。

這種模擬方法校正輸出頻率最主要的優(yōu)點(diǎn)是：芯片封裝后可以對(duì)輸出頻率進(jìn)行校正，消除晶振固有頻率偏差以及雜散電容對(duì)輸出頻率的影響，能夠同時(shí)做到高集成度與高精度的結(jié)合。當(dāng)再次上電后，芯片能保持校正后的輸出頻率，為進(jìn)一步的溫度補(bǔ)償?shù)於ɑA(chǔ)。非常適合內(nèi)置晶振芯片的校正，確保出廠的每顆芯片都有具有高精度的輸出頻率。

1.3 數(shù)字方法校正的原理與實(shí)現(xiàn)電路

數(shù)字方法校正是通過(guò)晶體振蕩頻率在分頻的過(guò)程中增加或減少計(jì)數(shù)脈沖來(lái)實(shí)現(xiàn)的?？梢詫?shí)現(xiàn)考慮季節(jié)因素調(diào)整計(jì)時(shí)精度，提高整年內(nèi)的計(jì)時(shí)精度，在具有溫度檢測(cè)功能的系統(tǒng)中，可以擴(kuò)展實(shí)現(xiàn)計(jì)時(shí)的溫度補(bǔ)償，使用這一功能可以進(jìn)一步對(duì)芯片的計(jì)時(shí)精度進(jìn)行校準(zhǔn)。

數(shù)字方式校準(zhǔn)的原理圖如圖3所示。振蕩器的理想輸出頻率為32.768 kHz，通過(guò)15級(jí)二分頻后得到周期為1 s的方波。當(dāng)系統(tǒng)檢測(cè)溫度或者直接檢測(cè)振蕩輸出頻率時(shí)，確定每秒需要校準(zhǔn)的時(shí)間為[Δt] μs，從而通過(guò)設(shè)置校準(zhǔn)寄存器的存儲(chǔ)值，確定分頻電路中增加或減少計(jì)數(shù)脈沖的數(shù)量[n，]調(diào)整計(jì)時(shí)精度，但是它不能改變晶體振蕩器的輸出頻率。

設(shè)數(shù)字方式校準(zhǔn)周期為[N]s，校準(zhǔn)脈沖周期為[tOSC，]每個(gè)校準(zhǔn)周期校準(zhǔn)量為[±ntOSC] μs， 得到增加或減少的計(jì)數(shù)脈沖的數(shù)量[n=NΔttOSC。]本文設(shè)計(jì)采用[N=]20 s，[tOSC=232 768 s，][n]通過(guò)校準(zhǔn)寄存器設(shè)定，最小變化量為1，所以校準(zhǔn)分辨率[Δs]為：

[Δs=tOSCN=3.05×10-6=3.05 ppm] （5）

圖3 數(shù)字方式校準(zhǔn)的原理圖

因此設(shè)計(jì)的數(shù)字方式校準(zhǔn)能夠以3.05 ppm的精度單位調(diào)高或調(diào)低計(jì)時(shí)精度。設(shè)計(jì)校準(zhǔn)寄存器內(nèi)的存儲(chǔ)值為符號(hào)化的7位2進(jìn)制數(shù)，且負(fù)數(shù)以補(bǔ)碼形式表示，最高位BT6為符號(hào)位。設(shè)BT5～BT0的值為[K]（二進(jìn)制數(shù)），當(dāng)存儲(chǔ)值為負(fù)數(shù)時(shí)，每個(gè)校準(zhǔn)周期計(jì)數(shù)減少（K-1）反（負(fù)數(shù)的原碼）個(gè)校準(zhǔn)脈沖周期，當(dāng)存儲(chǔ)值為正數(shù)時(shí)，每個(gè)校準(zhǔn)周期計(jì)數(shù)增加（K-1）反個(gè)校準(zhǔn)脈沖周期。

數(shù)字方式校準(zhǔn)具體實(shí)現(xiàn)電路如圖4所示。[tOSC]是校準(zhǔn)脈沖信號(hào)，BT6～BT0是校準(zhǔn)寄存器的輸出，S10是校準(zhǔn)周期信號(hào)，DFF7?DFF1構(gòu)成計(jì)數(shù)器（分頻電路）。計(jì)數(shù)從（0000000）2開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)器DFF6～DFF1計(jì)數(shù)并達(dá)到設(shè)定的值[K]時(shí)，六輸入或非門NOR_6輸出高電平，使RS觸發(fā)器輸出端（A點(diǎn)）變?yōu)楦唠娖?。如果S10已由低變成高電平，觸發(fā)器DFF9輸出端（B點(diǎn)）輸出高電平，這時(shí)產(chǎn)生低電平復(fù)位信號(hào)（C點(diǎn)），使觸發(fā)器DFF6～DDF2復(fù)位。如果符號(hào)位BT6為1（負(fù)數(shù)），將同時(shí)使觸發(fā)器DFF1輸出復(fù)位，DFF7輸出置位，計(jì)數(shù)器跳變到（1000000）2后接著計(jì)數(shù)，使計(jì)數(shù)減少[2n-K]（等于（K-1）反）個(gè)校準(zhǔn)脈沖周期。如果符號(hào)位BT6為0（正數(shù)），將同時(shí)使觸發(fā)器DFF1輸出置1，DFF7輸出清零，這時(shí)計(jì)數(shù)從新從（0000001）2開(kāi)始計(jì)數(shù)，計(jì)數(shù)增加（K-1）（等于（K-1）反）個(gè)校準(zhǔn)脈沖周期。當(dāng)K值為（000000）2或者（000001）2時(shí)，CTR1輸出高電平，電路不進(jìn)行計(jì)時(shí)校正，所設(shè)計(jì)的校準(zhǔn)脈沖數(shù)目n的范圍為（-62，62），計(jì)時(shí)校準(zhǔn)范圍為（-189.1 ppm，189.1 ppm），具有較大校正范圍，高的校正精度。

2 電路仿真結(jié)果與分析

2.1 基準(zhǔn)電路仿真與分析

仿真采用0.5 μm?5 V CMOS工藝模型，電源電壓設(shè)定為3 V，溫度為25 ℃，仿真工具是Spectre，圖5為基準(zhǔn)源輸出電壓[VREF]及其消耗電流[IREF]隨電源電壓的曲線。從圖中可以看出當(dāng)電源電壓達(dá)到1.5 V后，基準(zhǔn)源開(kāi)始正常工作，輸出電壓為1.499 4 V，在輸入電源電壓范圍（1.5～5 V）內(nèi)具有很好的穩(wěn)定性，且電路正常工作只消耗344.86 nA的電流，基準(zhǔn)電路具有極低的功耗。圖6為基準(zhǔn)輸出電壓[VREF]隨溫度變化的曲線，在-40～85 ℃范圍內(nèi)，[VREF]的最大值為1.499 6 V（圖中A點(diǎn)），最小值為1.499 2 V（圖中B點(diǎn)），電壓變化量為0.000 4 V，溫度系數(shù)為3.2 ppm，可見(jiàn)[VREF]具有非常好的溫度穩(wěn)定性。

2.2 振蕩電路仿真與分析

在電源電壓為3 V、溫度為25 ℃，晶體負(fù)載電容為6 pF的條件下，對(duì)Pierce振蕩電路的交流特性和瞬態(tài)特性做了仿真。選取的石英晶體等效模型參數(shù)為：靜態(tài)電容[C0=]1.3 pF，串聯(lián)等效電感、電容、電阻分別為[Ls=]8 kH，[Cs=]2.95 fF，[Rs=]30 kΩ，其串聯(lián)諧振頻率[fs=]32.762 5 kHz，并聯(lián)諧振頻率[fp=]32.799 6 kHz，串并聯(lián)諧振頻率相差37.1 Hz，滿足仿真要求。圖7是晶體振蕩電路環(huán)路增益與相位仿真結(jié)果，從圖中可以看出，在頻率為32.767 9 kHz處，環(huán)路增益為7.940 26，相位為0，在該頻率處滿足振蕩的條件。圖8是晶體振蕩電路的振蕩輸出波形圖，振蕩電路正常工作，起振時(shí)間小于1 s，穩(wěn)定后振幅約為1.25 V。

2.3 模擬方式校準(zhǔn)電路仿真與分析

圖9為模擬校準(zhǔn)的仿真結(jié)果，調(diào)整晶體振蕩器的負(fù)載電容，仿真晶體振蕩電路環(huán)路增益與相位，得到滿足振蕩條件的頻率，從而得出輸出頻率的校準(zhǔn)量與負(fù)載電容的關(guān)系。圖2（b）中CX1=15.710 pF，C1=0.755 pF，CX2=9.666 pF，C2=0.955 pF，當(dāng)修調(diào)寄存器內(nèi)的低四位值從0000變化到1111，[CL1]變化范圍為（15.710 pF，27.035 pF），修調(diào)寄存器內(nèi)的高三位值由000變化到111， [CL2]的值分別對(duì)應(yīng)圖中[CL2]（000）～[CL2]（111），變化范圍為（5.846 pF，12.531 pF）。由于負(fù)載電容調(diào)節(jié)輸出頻率的頻率牽引量，當(dāng)負(fù)載電容增加時(shí)，電路實(shí)際工作頻率下降，可以實(shí)現(xiàn)輸出頻率的校準(zhǔn)。模擬方法校準(zhǔn)具有寬的校準(zhǔn)范圍（-52.216 ppm，54.962 ppm），平均校正步長(zhǎng)為0.837 ppm，最大校正步長(zhǎng)為3.723 ppm，可使輸出頻率獲得高精度的校準(zhǔn)。

圖5 輸出電壓[VREF]隨電源電壓[VDD]的變化關(guān)系及

基準(zhǔn)電路消耗電流[IREF]隨電源電壓[VDD]的變化關(guān)系

圖6 基準(zhǔn)輸出電壓[VREF]隨溫度的變化曲線

圖7 晶體振蕩電路環(huán)路增益與相位仿真

（[f=]32.767 9 kHz處滿足啟振條件）

2.4 數(shù)字方式校準(zhǔn)電路仿真與分析

圖10為數(shù)字方式校準(zhǔn)的仿真波，仿真使用Nanosim仿真工具，圖中Q7～Q1是計(jì)數(shù)器的輸出，S10是校準(zhǔn)周期信號(hào)， A、C信號(hào)對(duì)應(yīng)電路圖4中的A、C兩點(diǎn)。圖10（a）校準(zhǔn)寄存器內(nèi)存儲(chǔ)值為5，計(jì)數(shù)器計(jì)數(shù)到（0000100）2后變?yōu)椋?000001）2從新開(kāi)始計(jì)數(shù)，計(jì)數(shù)增加（5-1）個(gè)校準(zhǔn)脈沖周期。圖10（b）校準(zhǔn)寄存器內(nèi)存儲(chǔ)值為-5， 計(jì)數(shù)器計(jì)數(shù)到（0111010）2后變?yōu)椋?000000）2接著計(jì)數(shù)，計(jì)數(shù)減少5個(gè)校準(zhǔn)脈沖周期，設(shè)計(jì)功能正常。

圖8 晶體振蕩電路的振蕩輸出波形

（左上角為放大后的振蕩波形）

圖9 頻率校準(zhǔn)量與負(fù)載電容[CL1，][CL2]的關(guān)系

校準(zhǔn)范圍為（-52.216 ppm，54.962 ppm）

圖10 數(shù)字方式校準(zhǔn)仿真

2.5 芯片版圖布局

時(shí)鐘芯片整體版圖如圖11所示，芯片主要由振蕩電路與低壓檢測(cè)模塊、時(shí)鐘日歷及報(bào)警模塊、I2C接口模塊、以及校準(zhǔn)模塊組成，芯片版圖面積為0.842 mm×0.996 mm。

圖11 芯片版圖及功能模塊的分布

3 結(jié) 論

內(nèi)置石英晶振而獲得高性能的時(shí)鐘控制芯片，有著巨大的市場(chǎng)前景。本文對(duì)傳統(tǒng)Pierce振蕩器結(jié)構(gòu)進(jìn)行了改進(jìn)，采用恒壓供電，獲得低功耗，高性能的Pierce振蕩電路。針對(duì)晶振的參數(shù)隨工藝變化、封裝管腳及PCB布線寄生電容的不確定性，成功設(shè)計(jì)了模擬修調(diào)方案，實(shí)現(xiàn)芯片封裝后振蕩輸出頻率的校準(zhǔn)，增加數(shù)字修調(diào)方案，實(shí)現(xiàn)計(jì)時(shí)精度的校準(zhǔn)，能夠擴(kuò)展實(shí)現(xiàn)溫度補(bǔ)償功能，非常適合內(nèi)置石英晶振類的芯片獲得極高精度的時(shí)鐘信號(hào)。對(duì)改善高精度時(shí)鐘芯片長(zhǎng)期依賴國(guó)外的現(xiàn)狀有著重要意義。

參考文獻(xiàn)

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