石玉景，胡 波，宋崢東

(中國(guó)電子科技集團(tuán)公司第五十四研究所，河北石家莊050081)

0 引言

NIOS是ALTERA推出的一種軟核處理器，是一種完全面向用戶，高度可定制的通用精簡(jiǎn)指令架構(gòu)(RISC)的32位嵌入式CPU。用戶使用SOPC工具對(duì)NIOS軟核進(jìn)行包括CPU內(nèi)部結(jié)構(gòu)、指令集補(bǔ)充等的高級(jí)設(shè)計(jì)，并在FPGA內(nèi)設(shè)計(jì)外設(shè)接口，對(duì)軟核進(jìn)行功能上的補(bǔ)充與增強(qiáng)，最終由QUARTUS工具綜合生成可以運(yùn)行在 FPGA內(nèi)部的邏輯結(jié)構(gòu)［1］。NIOS的優(yōu)勢(shì)在于其靈活性，可以根據(jù)用戶需要進(jìn)行靈活的配置和裁剪。并且在FPGA內(nèi)部使用邏輯設(shè)計(jì)工具可為NIOS設(shè)計(jì)各類外設(shè)，提高NIOS的數(shù)據(jù)處理能力。所有外設(shè)通過統(tǒng)一總線與CPU相連，提高了CPU對(duì)外設(shè)控制的效率。

NIOS數(shù)據(jù)處理方式是一種軟件和硬件結(jié)合的數(shù)據(jù)處理方式，相比傳統(tǒng)的FPGA、DSP數(shù)據(jù)處理，具有功耗低、配置靈活和處理效率高等特點(diǎn)。NIOS自推出以來，已經(jīng)在數(shù)據(jù)處理、自動(dòng)控制等方向得到了廣泛應(yīng)用。

基于FPGA和NIOS軟核構(gòu)建數(shù)據(jù)處理平臺(tái)，完成了NIOS軟核與FIR濾波器、RS糾錯(cuò)編譯碼等外設(shè)的接口適配，并實(shí)現(xiàn)了突發(fā)調(diào)制解調(diào)器的核心算法。

1 平臺(tái)組成

本調(diào)制解調(diào)器開發(fā)平臺(tái)由FPGA與片外SRAM存 儲(chǔ) 器 IDT71V416、片 外 FLASH 存 儲(chǔ) 器AM29LV065D、A/D變換芯片、D/A變換芯片以及其他外圍電路組成，如圖1所示。

圖1 開發(fā)平臺(tái)組成

SRAM存儲(chǔ)器作為程序運(yùn)行存儲(chǔ)器，F(xiàn)LASH存儲(chǔ)器作為程序存儲(chǔ)器。A/D變換器將外部模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，用于解調(diào)器工作，而D/A變換器則是將調(diào)制器的數(shù)字信號(hào)轉(zhuǎn)成模擬信號(hào)，驅(qū)動(dòng)射頻電路工作。

2 NIOS自定義外設(shè)接口

本調(diào)制解調(diào)器在設(shè)計(jì)時(shí)，需要實(shí)現(xiàn)RS編譯碼t FIR濾波等算法。一般CPU為串行計(jì)算，這些算法如果單純由CPU實(shí)現(xiàn)，效率非常低。設(shè)計(jì)中采用Quartus工具的IP核［2］生成CPU的外設(shè)，由IP核執(zhí)行算法操作，而CPU只通過外設(shè)接口完成數(shù)據(jù)的讀寫、時(shí)序控制等。

2.1 NIOS自定義外設(shè)接口的DMA模式

NIOS直接通過自定義外設(shè)接口對(duì)外設(shè)的讀寫速率是比較慢的，大約幾十個(gè)高鐘周期才能讀寫一次。并且由CPU直接讀寫需要CPU實(shí)時(shí)干預(yù)，嚴(yán)重浪費(fèi)CPU時(shí)間。

設(shè)計(jì)中NIOS對(duì)外設(shè)的讀寫采用(Direct Memory Access，DMA)模式。DMA即直接內(nèi)存存取，DMA模式將數(shù)據(jù)從一個(gè)地址空間復(fù)制到另一個(gè)地址空間，由CPU初始化這個(gè)傳輸動(dòng)作，而傳輸動(dòng)作本身由DMA控制器來實(shí)施和完成，不再需要CPU直接干預(yù)，既減少了CPU的占用，也大大提高了讀寫的速度。

2.2 NIOS與FIR接口的實(shí)現(xiàn)

FIR濾波在數(shù)字信號(hào)處理中必不可少，如果在NIOS內(nèi)部采用軟件方式進(jìn)行FIR運(yùn)算，需要耗費(fèi)大量的CPU時(shí)間，而ALTERA提供了FIR的IP核，可根據(jù)用戶需要進(jìn)行定制，大大提高設(shè)計(jì)效率。

設(shè)計(jì)中由Quartus生成的FIR核，在時(shí)序上并不能與NIOS CPU直接相連，需要建立一個(gè)FIR時(shí)序控制接口，根據(jù) FIR核運(yùn)算的需要產(chǎn)生控制時(shí)序［3］，連接關(guān)系如圖 2所示。

圖2 NIOS與FIR核連接關(guān)系

本設(shè)計(jì)中，F(xiàn)IR計(jì)算需要復(fù)數(shù)運(yùn)算，為了提高運(yùn)算速度，在CPU內(nèi)部將實(shí)部和虛部組成一個(gè)32位無符號(hào)數(shù)，即將實(shí)部和虛部分別填充在該數(shù)的高16位和低16位，這樣只需要一次寫操作就可以寫入到FIR核。

在進(jìn)行讀操作時(shí)，也采用此種方式，即將FIR運(yùn)算結(jié)果按照一定精度組成一個(gè)32比特?cái)?shù)，由DMA一次讀入內(nèi)部RAM。

2.3 NIOS 與RS編譯碼器接口的實(shí)現(xiàn)

RS碼是一類具有強(qiáng)糾錯(cuò)能力的多進(jìn)制BCH碼，是目前比較有效的差錯(cuò)控制編碼方式之一。RS編碼作為一種重要的編碼方式，已經(jīng)廣泛應(yīng)用于數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)和數(shù)字電視中。

同F(xiàn)IR算法的實(shí)現(xiàn)方法相似，RS核不能與CPU直接相連，需要建立時(shí)序轉(zhuǎn)換模塊，按照RS編譯碼的時(shí)序需要將數(shù)據(jù)寫入。設(shè)計(jì)中CPU通過DMA控制器將需要編/譯碼的數(shù)據(jù)寫入時(shí)序控制模塊，完成時(shí)序轉(zhuǎn)換后寫入RS編/譯碼模塊［4］。同時(shí)，RS編/譯碼器將計(jì)算結(jié)果送入RS時(shí)序控制接口模塊，在模塊內(nèi)完成時(shí)序轉(zhuǎn)換、數(shù)據(jù)轉(zhuǎn)存等，由DMA接口送至NIOS處理器。

3 調(diào)制解調(diào)器設(shè)計(jì)與實(shí)現(xiàn)

本調(diào)制解調(diào)器在設(shè)計(jì)時(shí)，關(guān)鍵是要將NIOS和FPGA兩種處理方式區(qū)分開來，將并行處理的部分在FPGA內(nèi)由IP核及VHDL邏輯實(shí)現(xiàn)，而算法實(shí)現(xiàn)部分由NIOS實(shí)現(xiàn)，這樣做的好處是提高了算法的解析度和靈活性，簡(jiǎn)化了調(diào)試過程。并且，F(xiàn)PGA程序編譯時(shí)間長(zhǎng)，調(diào)試不方便，而NIOS固化在FPGA程序內(nèi)部，只需要進(jìn)行軟件編譯，不需要多次編譯FPGA程序，大大減少了編譯時(shí)間，提高了開發(fā)效率。

3.1 調(diào)制解調(diào)器設(shè)計(jì)

本調(diào)制解調(diào)器設(shè)計(jì)為一種突發(fā)的全數(shù)字BPSK調(diào)制解調(diào)器，發(fā)/收為基本等占空比，T、R時(shí)間分別約5 ms。位速率為100 kbps，采用4倍過采樣設(shè)計(jì)，5 ms內(nèi)采樣數(shù)據(jù)約2 k。為提高數(shù)據(jù)處理速度，設(shè)計(jì)了2個(gè)獨(dú)立的CPU核分別進(jìn)行調(diào)制、解調(diào)操作，因此，CPU頻率為100 MHz時(shí)，每個(gè)采樣分配約500個(gè)CPU時(shí)鐘周期，具有較高的冗余設(shè)計(jì)。

調(diào)制解調(diào)器原理框圖如圖3所示，圖中編碼、解碼及濾波等在NIOS干預(yù)下由FPGA的IP核完成，而調(diào)制、解調(diào)核心算法由NIOS處理器實(shí)現(xiàn)［5］。這樣的分工可充分發(fā)揮軟、硬件的優(yōu)勢(shì)，提高設(shè)計(jì)的可行性。

圖3 調(diào)制解調(diào)器原理

發(fā)送端將信源數(shù)據(jù)進(jìn)行RS編碼進(jìn)行映射、調(diào)制成型后，添加用于接收同步的幀頭，由D/A變換器轉(zhuǎn)換成模擬信號(hào)發(fā)送出去。

在接收端，A/D變換器將模擬信號(hào)轉(zhuǎn)成數(shù)字信號(hào)后，捕獲到突發(fā)同步幀頭，即認(rèn)為接收到有效數(shù)據(jù)，開始解調(diào)。接收到的有效數(shù)據(jù)首先經(jīng)過匹配濾波后，進(jìn)行時(shí)鐘恢復(fù)、載波同步，解調(diào)出數(shù)據(jù)后經(jīng)過RS解碼，恢復(fù)出信息數(shù)據(jù)。為了與發(fā)送端進(jìn)行匹配和驗(yàn)證，設(shè)計(jì)中還進(jìn)行了誤碼統(tǒng)計(jì)。

3.2 調(diào)制解調(diào)器主要算法實(shí)現(xiàn)

3.2.1 時(shí)鐘恢復(fù)算法的實(shí)現(xiàn)

由于發(fā)送端與接收端時(shí)鐘是不同步的，因此在恢復(fù)出發(fā)端數(shù)據(jù)來之前，需要進(jìn)行時(shí)鐘恢復(fù)及載波恢復(fù)。

Gardner算法［6］是 BPSK/QPSK 調(diào)制下常用的無數(shù)據(jù)輔助(NDA)時(shí)鐘恢復(fù)算法，這種算法不受載波相位偏移的影響，也不需要載波同步完成，因此，本調(diào)制解調(diào)器設(shè)計(jì)時(shí)，時(shí)鐘恢復(fù)先于載波同步［7］。

文獻(xiàn)［6］中給出了一種基于代數(shù)多項(xiàng)式的內(nèi)插濾波器設(shè)計(jì)，工作原理框圖如圖4所示。

圖4 時(shí)鐘恢復(fù)算法原理

A/D變換器以獨(dú)立時(shí)鐘Ts對(duì)接收信號(hào)進(jìn)行采樣，得到4倍過采樣序列x(mkTs)。由于收發(fā)兩端的時(shí)鐘誤差，mkTs并不是最佳采樣位置，而kTi是經(jīng)過內(nèi)插計(jì)算估計(jì)出的最佳采樣位置，令

采樣點(diǎn)與最佳采樣點(diǎn)位置關(guān)系如圖5所示。

圖5 采樣點(diǎn)與最佳樣點(diǎn)關(guān)系

可見對(duì)于最佳采樣值，只需計(jì)算插值濾波器系數(shù)，并根據(jù)μkTs持續(xù)更新濾波器參數(shù)，即可得到最佳采樣點(diǎn)的估值。

根據(jù)文獻(xiàn)［6］中提供的算法，本方案中取4倍過采樣，采用3階立方內(nèi)插濾波器。3階立方內(nèi)插濾波器使用4個(gè)乘法器11個(gè)加法器，占用資源較少［8］。

由于Gardner算法收斂時(shí)間較長(zhǎng)，根據(jù)文獻(xiàn)［9］中提供的算法，對(duì)采樣數(shù)據(jù)進(jìn)行循環(huán)處理，雖然算法收斂時(shí)間較長(zhǎng)，但不占用有效采樣值，且更適宜C語言實(shí)現(xiàn)算法［10］。

3.2.2 載波恢復(fù)算法實(shí)現(xiàn)

由于是突發(fā)調(diào)制解調(diào)器，傳統(tǒng)的鎖相環(huán)路等反饋控制算法由于捕獲時(shí)間過長(zhǎng)，無法快速恢復(fù)同步時(shí)鐘及載波，本設(shè)計(jì)方案中采用V＆V［11］算法進(jìn)行載波相位估計(jì)和同步。V＆V算法是一種經(jīng)典的開環(huán)載波相位估計(jì)算法，在突發(fā)通信中應(yīng)用非常廣泛。V＆V算法原理框圖如圖6所示。

圖6 V＆V算法原理

解調(diào)器在時(shí)鐘恢復(fù)后，得到最佳采樣點(diǎn)的值，但由于存在載波頻率偏移，還需要進(jìn)行載波恢復(fù)。

時(shí)鐘恢復(fù)后的基帶信號(hào)，同相及正交分量序列分別為xn，yn，令，根據(jù)算法，將序列經(jīng)過非線性變換，得到

實(shí)際上，由于進(jìn)行了非線性變換，因此，在對(duì)相位進(jìn)行估計(jì)時(shí)，可能會(huì)存在π的相位誤差，即V＆V算法估計(jì)的相位模糊，一般的，可以通過差分編譯碼消除［12］。

3.3 測(cè)試結(jié)果分析

對(duì)本調(diào)制解調(diào)器進(jìn)行測(cè)試時(shí)，發(fā)送端在FPGA內(nèi)產(chǎn)生已知偽隨機(jī)序列作為信源，在接收端，對(duì)解調(diào)后的數(shù)據(jù)進(jìn)行驗(yàn)證。同時(shí)，由于CPU為串行處理，需要監(jiān)測(cè)某次解調(diào)處理結(jié)束時(shí)刻不得超過下次解調(diào)開始時(shí)刻，否則2幀解調(diào)將互相沖突，引進(jìn)解調(diào)錯(cuò)誤。

通過試驗(yàn)證明，基于內(nèi)插濾波器的時(shí)鐘恢復(fù)算法及數(shù)據(jù)循環(huán)處理算法，可達(dá)到基本不需要數(shù)據(jù)輔助，是一種適于突發(fā)調(diào)制解調(diào)器應(yīng)用的快速時(shí)鐘恢復(fù)算法。結(jié)合V＆V載波恢復(fù)算法，在突發(fā)解調(diào)器設(shè)計(jì)中，可大大降低位同步、載波同步時(shí)間，提高解調(diào)器性能。

4 結(jié)束語

通過將調(diào)制解調(diào)器按功能劃分后，由硬件邏輯和NIOS軟件分別完成，提高了設(shè)計(jì)的靈活性，減少了開發(fā)時(shí)間。特別是將以前需要硬件實(shí)現(xiàn)的算法由C語言實(shí)現(xiàn)，大大簡(jiǎn)化了算法特別是復(fù)雜算法的實(shí)現(xiàn)，提高了開發(fā)的效率。

硬件方面，通過雙口RAM為數(shù)據(jù)交換的媒介，完成核心處理器NIOS與外設(shè)接口的數(shù)據(jù)交換，完成對(duì)FPGA內(nèi)IP核的引用;軟件方面，通過建立硬件與NIOS之間的邏輯接口，將原來需要VHDL硬件邏輯實(shí)現(xiàn)的算法轉(zhuǎn)而由C語言軟件實(shí)現(xiàn)，降低了設(shè)計(jì)難度。算法的軟件實(shí)現(xiàn)帶來的便利性不僅是降低難度、減少開發(fā)時(shí)間，另一方面，還方便了更高層數(shù)據(jù)處理，例如MAC層控制、應(yīng)用層軟件等，具有較高的應(yīng)用價(jià)值。

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