徐東明，王薈玲

（1.西安郵電大學(xué) 深亞電子技術(shù)研究所，陜西 西安710061； 2.西安郵電大學(xué) 通信與信息工程學(xué)院，陜西 西安710121）

在不斷豐富的數(shù)字世界里，數(shù)據(jù)轉(zhuǎn)換器扮演著重要的角色。越來越多的數(shù)字產(chǎn)品需要在離散時序執(zhí)行計算功能，就必須采用具備更高性能的數(shù)據(jù)轉(zhuǎn)換器，將模擬世界中的模擬信號轉(zhuǎn)換成數(shù)字信號。

常用的幾種模數(shù)轉(zhuǎn)換器類型包括積分型、逐次逼近型、閃速比較型、電容陣列逐次逼近型等，其中，閃速比較型模擬數(shù)字轉(zhuǎn)換器［1－2］將一個模擬信號轉(zhuǎn)換為碼字需要一個時鐘周期，共兩個相位階段：第一階段，模擬輸入電壓被采樣并輸入到比較器；第二階段，數(shù)字編碼網(wǎng)絡(luò)判斷正確的輸出碼字，并將其存入緩存中。由于在第一階段僅作了一次比較而實行轉(zhuǎn)換，所以其轉(zhuǎn)換速率高，但是n位轉(zhuǎn)換需要2n－1個比較器，造成電路規(guī)模大，芯片成本高，因而只適用于視頻模數(shù)轉(zhuǎn)換器等要求高速的領(lǐng)域。

針對以上問題，本文擬介紹一種半閃速結(jié)構(gòu)，同閃速比較型一樣，它也需要兩個階段，但在第一階段通過兩步比較實現(xiàn)轉(zhuǎn)換，從而可減少比較器的數(shù)目，而在第二階段，則通過數(shù)字編碼網(wǎng)絡(luò)進行糾錯，以增加糾錯功能，提高電路的準(zhǔn)確性。

1 總體設(shè)計思路

SE5510是一款CMOS、8位、20MSPS模數(shù)轉(zhuǎn)換器（Analog Digital Converter，ADC）［1］，它利用了兩步閃速結(jié)構(gòu)［2］，又稱半閃速結(jié)構(gòu)。SE5510用單5V電源工作且只消耗典型值為100mW的功率，它還包括有內(nèi)部采樣和保持電路［3－8］，具有高阻抗方式的并行口以及內(nèi)部基準(zhǔn)電阻［9－12］。

與閃速轉(zhuǎn)換器相比，半閃速結(jié)構(gòu)僅采用了57個比較器，而閃速結(jié)構(gòu)用到了28－1＝255個比較器。因而半閃速結(jié)構(gòu)大大的減少了功率損耗和芯片尺寸，通過在兩步過程中實現(xiàn)轉(zhuǎn)換，在高速轉(zhuǎn)換的同時能夠保持較低的功耗。

轉(zhuǎn)換數(shù)據(jù)的等待時間為2.5時鐘。內(nèi)部基準(zhǔn)電阻使用外部電壓源可產(chǎn)生標(biāo)準(zhǔn)的2V滿刻度轉(zhuǎn)換范圍。為了實現(xiàn)此選項，只需利用外部跳線器即可，如此可減少對外部基準(zhǔn)和電阻器的要求。差分線性度在25℃時為0.5倍的最低有效位（Least Significant Bit，LSB），而在整個工作溫度范圍（－20～75℃）內(nèi)的最大值為0.75LSB，用差分增益1%和差分相位0.7%可以規(guī)定動態(tài)特性范圍。

由于SE5510不僅具有高速的A／D轉(zhuǎn)換功能，而且還帶有內(nèi)部采樣保持電路，從而大大簡化了外圍電路的設(shè)計；同時，由于其內(nèi)部帶有了標(biāo)準(zhǔn)分壓電阻，因而可以從＋5V的電源獲得2V滿刻度的基準(zhǔn)電壓。SE5510可應(yīng)用于數(shù)字TV、醫(yī)學(xué)圖像、視頻會議、高速數(shù)據(jù)轉(zhuǎn)換以及解調(diào)器等方面。

2 系統(tǒng)主要設(shè)計模塊

2.1 分壓器

如圖1所示，在基準(zhǔn)電壓分壓器中，參考電壓被16個量化電阻平均劃分為16個粗比較值，由15個電阻分接頭引出連接到高4位編碼比較器的同相端，與模擬輸入信號進行比較，比較的結(jié)果再經(jīng)過高4位編碼器，產(chǎn)生一個模擬輸入信號所在區(qū)間值和高四位編碼輸出值。在基準(zhǔn)電壓分壓器中每個粗比較值又被劃分為16個細比較值，由15個電阻分接頭引出，由區(qū)間值選擇與粗比較值相對應(yīng)的15個細比較值，輸出到低四位編碼比較器的同相端，與模擬輸入電壓比較，比較結(jié)果再經(jīng)過低4位編碼器編碼，產(chǎn)生一個低四位編碼輸出值。

圖1 整體框架

2.2 比較器

如圖1所示，高4位采樣比較器包含15個高速采樣比較器，用來對內(nèi)部參考電壓和模擬輸入信號進行比較；含有兩組低4位比較器，每組各包含21個高速采樣比較器，其中15個用來對電阻分壓值和模擬輸入信號進行比較，剩下的6個用來對與分壓值緊鄰的6個細電阻值和模擬輸入進行比較。總共用到了57個比較器。其中低4位采樣比較器的可能輸出結(jié)果如圖2所示。0表示模擬輸入信號比參考電壓高，1表示模擬輸入信號比參考電壓低。

2.3 高／低4位編碼

2.3.1 低4位編碼

低4位編碼器對低4位采樣比較器的輸出結(jié)果進行編碼，并產(chǎn)生EN1、EN2用來控制高4位編碼器。在圖2中，對于前3列有

對于后3列，有

對其余的中間16列，有

圖2 低4位比較器輸出

2.3.2 高四位編碼

高4位編碼器，如圖3所示。如果（EN1EN2）的輸出是（11），則正常編碼輸出，不需要校正，如果是（01）或者（10），則需要校正成相應(yīng)行的（11）值。

由于輸入是一個變化且含有噪聲的信號，如果輸入信號和參考電壓很接近時，比較器的輸出就有可能為低也有可能為高，這樣就會產(chǎn)生比較誤差，而且高、低比較器的采樣是在兩個時間段進行的，因此采樣數(shù)據(jù)也會有偏差。為了防止在高4位粗值比較時產(chǎn)生偏差，可在低4位比較時在15個比較器的基礎(chǔ)上多用6個比較器，以對與分壓值緊鄰的6個細電阻值和模擬輸入進行比較。如果兩次比較的結(jié)果在同一個粗值區(qū)間內(nèi)，則正常輸出。如果兩次比較的結(jié)果不再同一個粗值區(qū)間內(nèi)，則高4位編碼按細比較的結(jié)果重新進行編碼。

圖3 EN1EN2所對應(yīng)的高4位編碼輸出

3 時序分析

如圖4所示，先在第一個時鐘周期的下降沿開始采樣高4位比較器的模擬輸入電壓，在第二個時鐘周期的上升沿確定高位采樣數(shù)據(jù)并產(chǎn)生高4位編碼值，并輸出到寄存器中；再在第二個時鐘下降沿采樣低4位比較器的模擬輸入電壓，在第三個時鐘上升沿確定低位采樣數(shù)據(jù)，產(chǎn)生低4位編碼值，并輸出到寄存器中，由此產(chǎn)生校準(zhǔn)信號EN1和EN2；接著在第三個時鐘下降沿校準(zhǔn)高4位編碼值，在第四個時鐘上升沿輸出最終結(jié)果。這樣，第N次采集的數(shù)據(jù)經(jīng)過2.5時鐘周期的延遲之后，便可送到內(nèi)部數(shù)據(jù)總線上。

需要注意的是，這種半閃速結(jié)構(gòu)是每隔一個時鐘周期輸出一次轉(zhuǎn)換結(jié)果，與閃速結(jié)構(gòu)相比，轉(zhuǎn)換速率是相同的，僅僅是延遲了2.5時鐘周期輸出結(jié)果，而閃速結(jié)構(gòu)是延遲1.0時鐘周期輸出結(jié)果。

圖4 內(nèi)部功能時序

4 系統(tǒng)仿真結(jié)果

應(yīng)用Hspice軟件［13］進行仿真，輸入信號頻率為546 875Hz，采樣頻率為20MHz時，其信噪比為49dB，有效位數(shù)為7.8bit，仿真結(jié)果如圖5所示。

曲線analog＿in是待轉(zhuǎn)換的模擬輸入正弦波形，曲線Vout＿Idea為輸入正弦波經(jīng)過理想A／D轉(zhuǎn)換和理想D／A還原后得到的波形，曲線Vout＿5510為輸入正弦波通過SE5510進行A／D轉(zhuǎn)換和理想D／A還原后得到的波形，通過對比發(fā)現(xiàn)，SE5510轉(zhuǎn)換結(jié)果與理想A／D基本吻合，只是延時輸出了2.5時鐘周期。

圖5 仿真結(jié)果

5 結(jié)語

SE5510在電路結(jié)構(gòu)上能實現(xiàn)和閃速結(jié)構(gòu)同樣的精度與速度，由于比較器個數(shù)的減少，降低了功耗，通過版圖布局［14］可降低芯片面積。在實際設(shè)計的過程中發(fā)現(xiàn)SE5510的精度和速度在很大程度上取決于內(nèi)部比較器的結(jié)構(gòu)和參數(shù)，設(shè)計時需要在功耗，速度，精度之間進行折中。不同的版圖布局和走線對它的影響也非常的大，因為較大的版圖失配和寄生電阻和電容引入的誤差往往無法忽略。本文所設(shè)計的A／D轉(zhuǎn)換器用Cadence軟件分析設(shè)計，并在Hspice軟件中完成了功能仿真。仿真結(jié)果表明，設(shè)計的8位A／D動態(tài)參數(shù)接近理想A／D的動態(tài)參數(shù)，達到了預(yù)期設(shè)計目標(biāo)。

［1］陳一新.高速 A／D轉(zhuǎn)換器 TLC5540及其應(yīng)用［J］.國外電子元器件，2002（3）：63－65.

［2］馬洛博蒂.數(shù)據(jù)轉(zhuǎn)換器：影印版［M］.西安：西安交通大學(xué)出版社，2010：147－156.

［3］Baker R J.CMOS電路設(shè)計、布局與仿真：第1卷［M］.劉艷艷，張為，譯.2版.北京：人民郵電出版社，2008：194－216.

［4］何樂年，王憶.模擬集成電路設(shè)計與仿真［M］.北京：科學(xué)出版社，2008：289－311.

［5］邱少杰，徐東明.一種數(shù)模轉(zhuǎn)化器動態(tài)參數(shù)的仿真方法［J］.西安郵電大學(xué)學(xué)報，2013，18（5）：1－5.

［6］Allen P.CMOS模擬集成電路設(shè)計［M］.馮軍，李智群，譯.北京：電子工業(yè)出版社，2005：402－556.

［7］Choudhury D R，Jainl B S.線性集成電路設(shè)計［M］.陳力穎，黃曉宗，譯.3版.北京：科學(xué)出版社，2010：350－353.

［8］拉扎維.模擬CMOS集成電路設(shè)計［M］.陳桂燦，程軍，張睿智，譯.西安：西安交通大學(xué)出版社，2002：334－500.

［9］李崎璋，李哲英.一種12－bit 1MSPs SAR ADC的設(shè)計［J］.北京聯(lián)合大學(xué)學(xué)報：自然科學(xué)版，2011，25（4）：6－9.

［10］張大為，姜靜，劉迪.一種新型CMOS數(shù)模轉(zhuǎn)換器的設(shè)計與仿真［J］.機械與電子，2011，5（12）：17－20.

［11］王洋.高速D／A轉(zhuǎn)換器的系統(tǒng)建模及系統(tǒng)驗證研究［D］.西安：西安電子科技大學(xué)，2011：16－18.

［12］黨劍華，郝建國，劉立新.基于TMS320LF的數(shù)據(jù)采集與傳輸系統(tǒng)的設(shè)計［J］.西安郵電學(xué)院學(xué)報，2006，11（1）：1－4.

［13］鐘文耀，鄭美珠.CMOS電路模擬與設(shè)計：基于Hspice［M］.北京：科學(xué)出版社，2007：151－209.

［14］張亞靈，徐東明.一種基于CMOS工藝的掩膜ROM設(shè)計［J］.西安郵電學(xué)院學(xué)報，2009，14（1）：1－4.