熊莉英，郭 穎，李家會，朱正為

(西南科技大學(xué) 信息工程學(xué)院，四川 綿陽621010)

隨著數(shù)字化技術(shù)的高速發(fā)展，模/數(shù)轉(zhuǎn)換電路（ADC）逐步向高速、高精度、低功耗的趨勢發(fā)展。無線通信系統(tǒng)、高速存儲系統(tǒng)和千兆以太網(wǎng)等高速系統(tǒng)要求ADC的采樣速率在1 GHz以上。出于速度上的考慮，F(xiàn)lash結(jié)構(gòu)ADC多應(yīng)用于此類系統(tǒng)中[1]。目前，高速系統(tǒng)對所接收的寬帶模擬信號進(jìn)行 DSP（Digital Signal Process）處理時，一般都要求ADC的轉(zhuǎn)換精度達(dá)到 6～8 bit。ADC眾多結(jié)構(gòu)中的并行結(jié)構(gòu)最適合這類高速系統(tǒng)[1]。

并行的ADC系統(tǒng)結(jié)構(gòu)也有多種，包括全并行、兩步式、折疊和插值等。對于前述應(yīng)用領(lǐng)域的高速ADC系統(tǒng)，應(yīng)用最多的是折疊插值結(jié)構(gòu)[2]。在此結(jié)構(gòu)中，對前端采樣保持放大器的要求很高，因為前端采樣保持放大器的帶寬是整個ADC系統(tǒng)模擬帶寬的決定因素。為了降低前端采樣保持放大器的設(shè)計復(fù)雜程度，節(jié)省資源，可采用分布式采樣保持（S/H）電路[3]。

在分布式采樣保持電路模塊中，采樣開關(guān)失配所造成的隨機(jī)失調(diào)會影響采樣時間的精度性，進(jìn)而影響ADC線性度。一般可以通過增大開關(guān)管尺寸來抑制這個現(xiàn)象，但這樣又會引起功耗增大、寄生電容增大等不利因素。

本文提出了一種可有效提高INL的基于電容平均網(wǎng)絡(luò)的失調(diào)平均技術(shù)。電容平均網(wǎng)絡(luò)利用分布式S/H電路的保持電容和一系列平均電容實現(xiàn)。該技術(shù)可以抑制70%的INL誤差，并且對DNL誤差也有很明顯的抑制作用。相比較電阻失調(diào)平均技術(shù)[4]，電容失調(diào)平均技術(shù)有極低的靜態(tài)功耗，并且對INL誤差的抑制優(yōu)于電阻平均網(wǎng)絡(luò)。

1 電阻失調(diào)平均技術(shù)

電阻失調(diào)平均技術(shù)的最初形式由Kattmann和Barrow提出，應(yīng)用于 BJT工藝的典型 Flash ADC結(jié)構(gòu)[4]。隨著MOS工藝的發(fā)展，電阻失調(diào)平均技術(shù)越來越多地應(yīng)用于MOS工藝的Flash ADC中，使ADC的DNL和INL指標(biāo)都得到改善[5-7]，且DNL的改善更加明顯。通過改變平均電阻的大小，可以調(diào)節(jié) DNL、INL的改善程度，隨著平均電阻阻值的減小，DNL、INL的改善情況更加明顯[8-10]。

2 電容失調(diào)平均技術(shù)

本文中提出了一種電容平均網(wǎng)絡(luò)的失調(diào)平均技術(shù)，即在分布式S/H電路的輸入端加入電容平均網(wǎng)絡(luò)。圖1是帶電容平均網(wǎng)絡(luò)的差分分布式S/H電路，其中Ci是S/H電路中的電容，Cn是失調(diào)平均電容，兩者共同構(gòu)成電容平均網(wǎng)絡(luò)。

圖1 帶電容平均網(wǎng)絡(luò)的分布式S/H電路

當(dāng)開關(guān)S1從采樣狀態(tài)變?yōu)楸３譅顟B(tài)時，開關(guān)S3斷開，由電荷注入，時鐘饋通，采樣時鐘抖動等現(xiàn)象產(chǎn)生的失調(diào)將存儲在Ci上，而跨接在相鄰S/H電路輸入端的Cn會起到失調(diào)平均的作用。

為了分析Cn平均失調(diào)電壓的原理，畫出上述狀態(tài)的單邊小信號模型，如圖 2 所示。圖中，Ci-1、Ci、Ci+1…是 S/H電路的采樣電容，其電容值都為Ci，Cn是平均電容。Qi-1、Qi、Qi+1…是由失調(diào)電壓引起的相應(yīng)電容存儲的失調(diào)電荷。

當(dāng)比較器較多時，Y點兩邊的電容網(wǎng)絡(luò)可以用無限長網(wǎng)絡(luò)等效。設(shè)Y點一側(cè)的無限長電容網(wǎng)絡(luò)可以等效為Cx，有：

圖2 電容平均網(wǎng)絡(luò)單邊模型

解得Cx為：

根據(jù)疊加原理，任一電容上的電荷可看成各失調(diào)電荷獨立影響的結(jié)果之和。當(dāng)只有Qi作用時，Ci上的電荷量為：

其中，Ja是任一節(jié)點的失調(diào)電荷對此節(jié)點相連電容上電荷的傳遞函數(shù)，Jb是任一節(jié)點的失調(diào)電荷對相鄰節(jié)點的連接電容上電荷的傳遞函數(shù)，則在所有失調(diào)電荷的作用下，QCi

的表達(dá)式為：

同理，QCi+1

的表達(dá)式為：

因為失調(diào)電壓呈正態(tài)分布，可設(shè)所有的失調(diào)電荷的方差為σ2Q0，且互不相關(guān)。則由電容失調(diào)平均網(wǎng)絡(luò)得到的INL的抑制比可以表達(dá)為：

而由電容失調(diào)平均網(wǎng)絡(luò)得到的DNL的抑制比可以表達(dá)為：

電容失調(diào)平均網(wǎng)絡(luò)對INL和DNL的抑制比的結(jié)果如圖3所示。可以看出隨著Cn的增加，INL和DNL都迅速降低，且INL的減小速度明顯高于DNL的減小速度，幾乎達(dá)到4倍以上。

當(dāng)分辨率為8 bit時，引入電容失調(diào)平均網(wǎng)絡(luò)使平均電容Cn等于Ci，圖 4顯示了此條件下 DNL、INL的變化情況。可以看出DNL、INL減小了 70%以上，得到了明顯的改善。隨著Cn的增大，DNL、INL的抑制會明顯增加。

圖3 電容失調(diào)平均網(wǎng)絡(luò)對INL、DNL的抑制

圖4 電容誤差平均網(wǎng)絡(luò)對DNL、INL的影響(分辨率為8 bit)

3 電容平均網(wǎng)絡(luò)設(shè)計優(yōu)化

在實際電路中，所采用的電容失調(diào)平均網(wǎng)絡(luò)不可能是無限長的，對于有限長的電容平均網(wǎng)絡(luò)，其兩端邊界一定會對電路產(chǎn)生影響。針對這種情況，一般采取的方法是在兩端增加足夠的相同結(jié)構(gòu)電路，使邊界產(chǎn)生的影響在有限長的電路網(wǎng)絡(luò)中變得很小，不影響其功能。這些電路稱為冗余(overrange)電路[4]。在此電容平均網(wǎng)絡(luò)中加入冗余放大器和相應(yīng)的平均電容就可以減小邊界的影響。但是加入過多的冗余電路又會帶來其他問題，比如功耗的增加、輸入信號擺幅的降低等。

為了解決這些問題，需要對電容平均技術(shù)進(jìn)行優(yōu)化。建立電容平均網(wǎng)絡(luò)的單邊靜態(tài)工作模型，如圖5所示，電壓U是比較器前端連接的參考電壓，在無限長網(wǎng)絡(luò)中，所有網(wǎng)孔電流都相等。為了使有限長網(wǎng)絡(luò)等效無限長電容平均網(wǎng)絡(luò)，只能改變電路中可以控制的平均電容Cn的值，使得每個網(wǎng)孔電流仍然相同，那么，除了邊界以外的所有其他電路部分看起來就和無限長網(wǎng)絡(luò)一樣。這樣就優(yōu)化了電容平均技術(shù)，減小邊界的影響。為改變邊界處的平均電容值，設(shè)電容值為Cx，建立網(wǎng)孔電流方程為：

圖5 無限長和有限長電容平均網(wǎng)絡(luò)的靜態(tài)模型比較

只要令邊界的電容值為上式中的大小，就可以把有限長的電容平均網(wǎng)絡(luò)當(dāng)作無限長網(wǎng)絡(luò)來處理。

但是應(yīng)注意的是，為了調(diào)節(jié)電容平均網(wǎng)絡(luò)對非線性的抑制比，Cn的大小已是事先確定了，如果Ci小于Cn的值，則式(12)表示的值就無法實現(xiàn)。所以建立第二種優(yōu)化模型如圖6所示。此模型需要外加一些冗余電路，以保證Ux的可調(diào)性，比如外加一個參考電壓使之為Ux，以及一個冗余比較器，其前端等效電容為Ci，則圖6的網(wǎng)孔電流方程如下：

令 Ix=I1=I2，聯(lián)立式(12)、(13)求解 Cx，則其表達(dá)式為：

令 Ix=I1=I2，聯(lián)立式(15)、(16)求得 Ux和 U 的關(guān)系為：

圖6 第二種優(yōu)化模型

所以，只要在電路中加入一個式(17)所表達(dá)的參考電壓值和兩端相應(yīng)的冗余電路就可以完成電容平均網(wǎng)絡(luò)的優(yōu)化。

當(dāng)Flash ADC電路應(yīng)用了電容平均網(wǎng)絡(luò)后，其INL、DNL指標(biāo)都得到了很大的改善。相對于電阻失調(diào)平均網(wǎng)絡(luò)，它對INL的改善更加有力，在物理實現(xiàn)上也相對精確。隨著對ADC電路的高速、高精度、低功耗特性越來越高的要求，電容誤差平均電路將為它提供更好的性能。

[1]徐世六.高速 A/D轉(zhuǎn)換器技術(shù)及其產(chǎn)品發(fā)展研究[J].微電子學(xué)，2004，34(6)：597-605.

[2]GRAY P R，HURST P J，LEWIS S H，et al.Analysis and design of analog integrated circuits(4thed)[M].New York：Wiley，2001.

[3]ALLEN P E，HOLBERG D R.CMOS analog circuit design(2nded)[M].USA：Oxford University Press，2002.

[4]KATTMANN K，BARROW J.A technique for reducing differential non-linearity errors in flash A/D converters[C].in ISSCC Dig.Tech.Papers，San Francisco，CA.Feb.1991：170-171.

[5]PAN H，SEGAMI M，CHOI M，et al.A 3.3-V 12-b 50-MS/s A/D converter in 0.6-μm CMOS with over 80-dB SFDR[J].IEEE J.Solid-State Circuits，2000，35(12)：1769-1780.

[6]CHOI M，ABIDI A A.A 6 b 1.3 G Sample/s A/D converter in 0.35 μm CMOS[J].IEEE J.Solid-State Circuits，2001，36(12)：1847-1858.

[7]SCHOLTENS P.A 2.5 volt 6 bit 600 MS/s Flash ADC in 0.25 μm CMOS[C].in Proc.Eur.Solid-State Circuits Conf.，Stockholm，Sweden，2000：224-227.

[8]SCHOLTENS P，VERTREGT M.A 6-b 1.6 G Sample/s flash ADC in 0.18-μm CMOS using averaging termination[J].IEEE J.Solid-State Circuits，2002，37(12)：1599-1609.

[9]黃帥，喬雙.SPCE061A內(nèi)置ADC非線性誤差的補償方法[J].東北大學(xué)學(xué)報，2011，43(2)：68-71.

[10]BULT K，BUCHWALD A.An embedded 240-mW 10-b 50 MS/s CMOS ADC in 1-mm2[J].IEEE J.Solid-State Circuits，1997，32(12)：1887-1895.