【摘 要】介紹了一種用于校正定時(shí)電路時(shí)基信號(hào)的方法，基于VHDL硬件描述語(yǔ)言來(lái)設(shè)計(jì)與實(shí)現(xiàn)，并給出了主要VHDL原代碼和仿真波形圖。

【關(guān)鍵詞】定時(shí)；時(shí)鐘校正；VHDL；加法器

在定時(shí)電路中合適而準(zhǔn)確的時(shí)鐘脈沖基準(zhǔn)信號(hào)極其重要，一般用晶振作為基準(zhǔn)信號(hào)。但因各種因素的影響，會(huì)帶來(lái)晶振時(shí)基有別，如果電路設(shè)計(jì)中沒(méi)有加以考慮，同類電路產(chǎn)品之間也就會(huì)帶來(lái)定時(shí)的誤差。用簡(jiǎn)單計(jì)數(shù)器分頻法可以解決這個(gè)問(wèn)題，但是，簡(jiǎn)單分頻器是整數(shù)分頻，定時(shí)時(shí)間越長(zhǎng)，累計(jì)誤差越大。若用分?jǐn)?shù)分頻器，由于計(jì)算近似值不易處理，也會(huì)帶來(lái)較大的累計(jì)誤差。對(duì)于一些精度要求高的場(chǎng)合，尤為明顯。本文就此給出了一種較合理的解決方法：在時(shí)域，對(duì)時(shí)鐘周期差給予累計(jì)，進(jìn)而校正計(jì)時(shí)時(shí)鐘。

1.基本原理

在所需定時(shí)的時(shí)間間隔里，對(duì)實(shí)際時(shí)鐘周期與標(biāo)準(zhǔn)時(shí)鐘周期之差進(jìn)行累積，累積到一個(gè)周期，對(duì)計(jì)時(shí)時(shí)鐘修改一次，這樣不斷累積修改，從而將實(shí)際時(shí)基信號(hào)（慢或快）校正為一個(gè)標(biāo)準(zhǔn)時(shí)基信號(hào)。為此，首先采用同步加法器，對(duì)周期差進(jìn)行累計(jì)，其進(jìn)位輸出可以表明累計(jì)值達(dá)到一個(gè)周期；其次，通過(guò)采集進(jìn)位端輸出，并區(qū)分開(kāi)實(shí)際比標(biāo)準(zhǔn)時(shí)鐘慢或快，從而產(chǎn)生插入脈沖或扣除脈沖；最后，將產(chǎn)生的插入脈沖和扣除脈沖與實(shí)際時(shí)鐘脈沖相疊加后變成標(biāo)準(zhǔn)時(shí)鐘脈沖信號(hào)，作為定時(shí)電路的時(shí)基信號(hào)，這樣，就解決了時(shí)鐘校正問(wèn)題。

3.結(jié)語(yǔ)

本設(shè)計(jì)的主要部分——時(shí)鐘校正不僅可以用在定時(shí)電路中，也可以作為分?jǐn)?shù)分頻器用于其他電路中。其主要優(yōu)點(diǎn)是電路簡(jiǎn)單、使用資源少、精度控制靈活等。 [科]

【參考文獻(xiàn)】

[1]張鵬南，孫宇.基于QuartusⅡ的VHDL數(shù)字系統(tǒng)設(shè)計(jì)入門(mén)與應(yīng)用實(shí)例[M].北京：電子工業(yè)出版社，2012.

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