林一超 張曉波 陳小鷗 屈磊 王瑞

【摘要】采用CMOS工藝設(shè)計(jì)了同步降壓式轉(zhuǎn)換器芯片中的帶隙基準(zhǔn)電壓源電路，并用CSMC 0.35μm混合CMOS工藝模型進(jìn)行了仿真。基準(zhǔn)電壓1.2V，在2V～5V輸入電壓范圍內(nèi)輸出電壓變化小于0.5mV。-40℃～120℃溫度范圍，輸出電壓溫度系數(shù)小于30ppm。并且電路有使能控制和軟啟動(dòng)功能，具有較低功耗和良好的瞬態(tài)響應(yīng)。

【關(guān)鍵詞】帶隙基準(zhǔn);同步降壓;軟啟動(dòng)

1.引言

近幾年來(lái)，便攜式電子產(chǎn)品的迅速增長(zhǎng)是電源管理技術(shù)發(fā)展的最主要推動(dòng)力，不僅帶動(dòng)了電源管理芯片市場(chǎng)成為電子領(lǐng)域持續(xù)關(guān)注的熱點(diǎn)之一，而且要求電源具有更高的效率、更大的功率密度，還要求電源占有更小的體積，并具有更高的可靠性和更低的成本。在高性能、高功率的轉(zhuǎn)換器中使用同步整流的好處是可以獲得更高的效率、更低的功耗、更佳的熱性能、更好的品質(zhì)[1]。同步降壓式轉(zhuǎn)換器芯片內(nèi)部包含誤差放大器、振蕩器、內(nèi)部穩(wěn)壓器、PWM比較器、MOS驅(qū)動(dòng)、過(guò)溫過(guò)流保護(hù)等電路。其中內(nèi)部穩(wěn)壓器的性能對(duì)整個(gè)芯片具有重要影響，而內(nèi)部穩(wěn)壓器的核心是帶隙基準(zhǔn)電壓源電路。

2.等效架構(gòu)和基本原理

在當(dāng)前的模擬電路應(yīng)用上常常需要一個(gè)能夠不因電源電壓以及溫度的變化而產(chǎn)生太大變動(dòng)的穩(wěn)定參考電壓，以提高整體電路的精確度、可靠度及良率，或是提供一參考電壓以利監(jiān)督電源或是其他電路的工作正確性等等，是應(yīng)用極為廣泛的重要電路。帶隙參考電壓源電路的工作原理為利用電路中產(chǎn)生的電壓或電流，設(shè)計(jì)出具有正溫度系數(shù)與負(fù)溫度系數(shù)的相關(guān)物理量，將其加以適當(dāng)處理，使其溫度效應(yīng)相互抵銷(xiāo)，已得到不隨溫度變化的電壓。

圖1 帶隙基準(zhǔn)源的基本原理圖

當(dāng)前CMOS工藝中最常用的帶隙基準(zhǔn)電壓電路是利用工藝中寄生的雙極型晶體管中的VEB是一個(gè)負(fù)溫度系數(shù)的物理量（約為-2.2mV/℃），而再利用與溫度成正比的物理量VT=kT/q作為我們所需的正溫度系數(shù)（PTAT，與絕對(duì)溫度成正比）發(fā)生器，其對(duì)溫度的變化約為0.085mV/℃，再加以乘上適當(dāng)?shù)谋壤禂?shù)K以相互抵銷(xiāo)溫度效應(yīng)，如圖1所示。即：

（1）

其中。VT由兩個(gè)晶體管之間的VEB差值△VEB產(chǎn)生。由雙極型晶體管的電流電壓關(guān)系可得到如下關(guān)系式[2-3]：

（2）

圖2 帶隙基準(zhǔn)電壓源等效架構(gòu)圖

圖2是常見(jiàn)的帶隙基準(zhǔn)的等效架構(gòu)電路。利用運(yùn)算放大器的高增益特性，在負(fù)反饋時(shí)其輸入端電壓差幾乎為零，即達(dá)到虛短的特性，即V1=V2。利用公式（2），可以導(dǎo)出在電阻R2上的壓降為：

（3）

式中，A1、A2是Q1、Q2管的發(fā)射區(qū)面積，取Q1的面積是Q2的N倍。由于V1=V2=VEB2，則VR1=VR3，I1R1=I2R3，代入（3）式得：

（4）

于是：

（5）

（6）

故VREF為：

（7）

從公式（7）可得到基準(zhǔn)電壓只與PN結(jié)的正向壓降、電阻比值以及Q1和Q2的發(fā)射區(qū)面積比有關(guān)，當(dāng)基準(zhǔn)建立之后，基準(zhǔn)電壓與輸入電壓無(wú)關(guān)。無(wú)論對(duì)于正的或負(fù)的溫度系數(shù)的量，我們推導(dǎo)出的與溫度無(wú)關(guān)的電壓都是依賴于雙極型器件的指數(shù)特性。在CMOS工藝中一般采用圖1所示的縱向PNP管結(jié)構(gòu)得到所需PN結(jié)[4]。N阱中的P+區(qū)（與PMOS的源漏區(qū)相同）作為發(fā)射區(qū)，N阱本身作為基區(qū)，p型襯底作為PNP管的集電區(qū)，因此該晶體管集電極必然接到最負(fù)的電源。

3.具體電路實(shí)現(xiàn)

帶隙基準(zhǔn)的實(shí)際電路如圖3所示。所有的電流偏置都采用共源共柵式結(jié)構(gòu)，增大了輸出阻抗，減小了電源電壓的影響，提高穩(wěn)定性。運(yùn)算放大器AMP采用二級(jí)運(yùn)算放大器結(jié)構(gòu)，M0、M1為差分輸入級(jí)，M2、M3為有源負(fù)載，M22、M23，M33、M32為第二級(jí)放大。R1、R2、R3、R4、R5和Q1、Q2及運(yùn)放構(gòu)成了帶隙基準(zhǔn)核心電路，R4的存在是為了得到輸出基準(zhǔn)VREF理論上95%的分量VREFp95，該電壓用于保護(hù)電路。為了提高電路靈活性，減小電路的損耗，增加了使能控制信號(hào)ENCR，ENCR高電平時(shí)，使能管M4、M5、M34、M36、M29導(dǎo)通，電路關(guān)斷。ENCR為低電平時(shí)，使能管截止，電路正常工作。系統(tǒng)剛上電時(shí)，基準(zhǔn)啟動(dòng)模塊通過(guò)信號(hào)線SU對(duì)電容C0充電，當(dāng)充電到使M32和M33導(dǎo)通時(shí)，電流偏置建立起來(lái)，運(yùn)放開(kāi)始工作，基準(zhǔn)啟動(dòng)。當(dāng)基準(zhǔn)電壓達(dá)到一定值，啟動(dòng)模塊關(guān)閉，此時(shí)電容C0成為第一級(jí)與第二級(jí)放大器之間的頻率補(bǔ)償電容，適當(dāng)調(diào)整其電容值，可調(diào)整運(yùn)算放大器的相位裕度，保證整個(gè)電路的工作穩(wěn)定性。

圖3 帶隙基準(zhǔn)源實(shí)際電路圖

4.模擬仿真結(jié)果

使用華大九天的Aether集成電路設(shè)計(jì)平臺(tái)對(duì)所設(shè)計(jì)的電路進(jìn)行了電路繪制和仿真，使用CSMC 0.35μm 1P4M混合CMOS工藝，在仿真中進(jìn)行了工藝角corner分析，分別仿了tt，ff，ss三種情況。

4.1 輸出電壓隨輸入電壓變化

圖4 輸出電壓隨輸入電壓變化仿真結(jié)果

從仿真結(jié)果看，當(dāng)輸入電壓大于1.5V時(shí)，模塊就能正常工作，輸出電壓穩(wěn)定，在2V～5V范圍內(nèi)輸出電壓變化小于0.5mv。三種情況下輸出電壓總偏差小于30mV，而這個(gè)偏差主要是因?yàn)閂EB的離散性造成的，當(dāng)對(duì)帶隙基準(zhǔn)的精確性有較高要求時(shí)，可以添加修調(diào)電路，在芯片加工完成后根據(jù)實(shí)測(cè)情況調(diào)整電阻值從而調(diào)整輸出基準(zhǔn)電壓達(dá)到所需要求。

4.2 溫度特性仿真

圖5 輸出電壓隨溫度變化仿真結(jié)果

在-40℃～120℃范圍內(nèi)，tt情況下輸出電壓溫度系數(shù)為23ppm，ff情況下溫度系數(shù)為22ppm，ss情況溫度系數(shù)為30ppm，工作溫度范圍較寬，溫度系數(shù)較小。

4.3 瞬態(tài)仿真及使能端作用

從圖6的仿真結(jié)果可以看出，啟動(dòng)時(shí)間小于30微秒。ss狀態(tài)下啟動(dòng)最慢。當(dāng)ENCR使能控制端為低電平時(shí)正常工作，為高電平時(shí)沒(méi)有輸出，進(jìn)入關(guān)斷模式，圖7是正常工作與低功耗模式時(shí)電源電流的對(duì)比。

圖6 瞬態(tài)仿真結(jié)果

圖7 使能端的作用仿真結(jié)果

圖8 基準(zhǔn)電壓源電路核心版圖

可以看到，正常工作電流幾十微安，而關(guān)斷模式電流只有幾nA，功耗很低。

5.版圖設(shè)計(jì)與流片結(jié)果

上述的仿真結(jié)果都是建立在理想起碼模型基礎(chǔ)上的，實(shí)際加工過(guò)程中由于加工得到的器件參數(shù)的偏差造成一定的誤差。MOS管不匹配會(huì)造成運(yùn)算放大器輸入失調(diào)，而電阻和PNP管的影響由公式（7）可以得知其絕對(duì)值的變化不太會(huì)影響到電路特性，其相對(duì)比例關(guān)系影響較大。

圖9 基準(zhǔn)電壓源電路芯片照片

器件的對(duì)稱性和匹配性要靠版圖布局加以改善，同時(shí)器件參數(shù)的選取也很關(guān)鍵，如選擇電壓系數(shù)和溫度系數(shù)較小的多晶硅電阻，使用較寬的電阻條寬度，在面積允許的條件下使用較大發(fā)射極面積的PNP管，適當(dāng)增大運(yùn)放輸入差分對(duì)管的溝道長(zhǎng)度等。圖8為所設(shè)計(jì)的核心版圖，不包含I/O pad的面積大約為475×200μm2。圖9為加工后的芯片照片圖。

6.結(jié)束語(yǔ)

本文對(duì)同步降壓式轉(zhuǎn)換器芯片中的帶隙基準(zhǔn)電壓源電路進(jìn)行了設(shè)計(jì)，并用華大九天的Aether設(shè)計(jì)平臺(tái)進(jìn)行了詳細(xì)的仿真分析，結(jié)果表明電路具有較好的電壓穩(wěn)定性和溫度特性，并且電路有使能控制和軟啟動(dòng)功能。該電路進(jìn)行了版圖設(shè)計(jì)，參加了第三屆“華大九天杯”大學(xué)生集成電路設(shè)計(jì)大賽，并采用CSMC 0.35μm混合CMOS工藝流片。該電路適應(yīng)性強(qiáng)，經(jīng)過(guò)簡(jiǎn)單修改就可作為其他模擬集成電路的基本模塊。本文受北京市大學(xué)生科學(xué)研究與創(chuàng)業(yè)行動(dòng)計(jì)劃項(xiàng)目資助，特此致謝。

參考文獻(xiàn)

[1]趙睿，張波.同步整流關(guān)鍵技術(shù)及其主要拓?fù)浞治鯷J].電路與系統(tǒng)學(xué)報(bào)，2004，6，9（3）：100-104.

[2]畢查德拉扎維.模擬CMOS 集成電路設(shè)計(jì)[M].西安交通大學(xué)出版社，2003.

[3]王紅義，王松林，來(lái)新泉，等.CMOS 電壓基準(zhǔn)的設(shè)計(jì)原理[J].微電子學(xué)，2003，33（5）：415-416.

[4]Song B S，Gary P R.A Precision Curvature-Compensated CMOS Bandgap Reference.IEEE Journal of Solid-state Circuits，Dec.1983，SC-18： 634-643.

作者簡(jiǎn)介：林一超（1992—），福建莆田人，大學(xué)本科，現(xiàn)就讀于北方工業(yè)大學(xué)信息工程學(xué)院。

通訊作者：張曉波（1971—），高級(jí)實(shí)驗(yàn)師，現(xiàn)供職于北方工業(yè)大學(xué)信息工程學(xué)院微電子學(xué)系，主要研究方向：集成電路設(shè)計(jì)與測(cè)試。