李貞妮，李晶皎，金碩巍

(東北大學(xué)信息科學(xué)與工程學(xué)院，遼寧沈陽(yáng) 110819)

0 引言

隨著集成電路規(guī)模的不斷增大，同步電路中的功耗和時(shí)鐘偏移等問題日趨嚴(yán)重。與同步電路相比，異步電路具有無(wú)時(shí)鐘偏移、模塊化程度高、功耗低以及電磁兼容性強(qiáng)等優(yōu)勢(shì)，越來越受到廣泛關(guān)注［1］。異步電路也成為未來集成電路發(fā)展的一個(gè)重要方向。因此，對(duì)于電子科學(xué)與技術(shù)專業(yè)的學(xué)生來說，學(xué)習(xí)異步電路設(shè)計(jì)方法十分必要，該部分內(nèi)容已被納入到“專用集成電路設(shè)計(jì)”課程的教學(xué)中。然而，異步電路設(shè)計(jì)比同步電路設(shè)計(jì)復(fù)雜得多，尚缺乏成熟的EDA設(shè)計(jì)工具的支持［2］。因此，在授課過程中，為了讓學(xué)生能夠盡快地掌握異步電路設(shè)計(jì)方法，設(shè)計(jì)出一個(gè)可以利用硬件描述語(yǔ)言在FPGA平臺(tái)上實(shí)現(xiàn)的教學(xué)方案具有很重要的意義。

乘法器作為微處理器中不可或缺的組成部分，具有廣泛的應(yīng)用領(lǐng)域和巨大的使用價(jià)值，因此利用異步電路設(shè)計(jì)方法，設(shè)計(jì)并實(shí)現(xiàn)一款異步流水乘法器具有很大的實(shí)際意義。相應(yīng)的設(shè)計(jì)教學(xué)方案可以幫助學(xué)生深入理解異步電路設(shè)計(jì)方法，掌握異步電路設(shè)計(jì)流程，并利用已有的開發(fā)工具實(shí)現(xiàn)并驗(yàn)證該異步電路系統(tǒng)。

1 教學(xué)方案的設(shè)計(jì)

1.1 異步乘法器實(shí)驗(yàn)系統(tǒng)設(shè)計(jì)

異步流水乘法器實(shí)驗(yàn)系統(tǒng)的FPGA設(shè)計(jì)教學(xué)方案如圖1所示。其中，撥碼開關(guān)實(shí)現(xiàn)被乘數(shù)和乘數(shù)的輸入，被乘數(shù)和乘數(shù)通過異步乘法器運(yùn)算后，使用LCD和LED同時(shí)顯示乘法器運(yùn)算的結(jié)果。在數(shù)據(jù)通路上，實(shí)現(xiàn)了4位任意數(shù)乘4位任意數(shù)的異步流水乘法器;在控制通路上則采用了兩段握手協(xié)議，也即微流水線基本結(jié)構(gòu)。

圖1 異步流水乘法器的FPGA設(shè)計(jì)方案

1.2 異步乘法器總體設(shè)計(jì)

采用移位相加實(shí)現(xiàn)乘法器的基本功能。圖2給出了異步流水乘法器功能實(shí)現(xiàn)的總體設(shè)計(jì)方案。其中，Ldata1為被乘數(shù)，Ldata2為乘數(shù)。

圖2 異步流水乘法器總體設(shè)計(jì)圖

該乘法器由信號(hào)分支模塊copy、異步移位模塊shifter、異步加法器模塊adder以及延時(shí)模塊delay組成。其中信號(hào)分支模塊用來復(fù)制被乘數(shù)，并實(shí)現(xiàn)握手信號(hào)的分支。通過判斷乘數(shù)的相應(yīng)位是否為1，來決定是否通過異步移位模塊對(duì)被乘數(shù)進(jìn)行移位操作。異步加法器模塊則是將移位后的數(shù)據(jù)進(jìn)行相加，得到最終乘法的結(jié)果。圖中的實(shí)線箭頭表示數(shù)據(jù)流，而虛線箭頭則表示信號(hào)流。

1.3 信號(hào)分支模塊設(shè)計(jì)

信號(hào)分支模塊實(shí)現(xiàn)輸入數(shù)據(jù)(被乘數(shù))的復(fù)制，同時(shí)完成握手操作。我們以兩段握手協(xié)議的電平敏感鎖存器為設(shè)計(jì)基礎(chǔ)，設(shè)計(jì)出信號(hào)分支模塊電路圖如圖3所示。

圖3 信號(hào)分支模塊電路圖

分支模塊含有兩個(gè)C單元，其中一個(gè)C單元完成握手過程，另一個(gè)C單元將輸出通道上的多個(gè)應(yīng)答信號(hào)合成為輸入通道上的單元應(yīng)答信號(hào)。將兩個(gè)應(yīng)答信號(hào)Rack1和Rack2合并，得到一個(gè)輸入的應(yīng)答信號(hào)。而輸出的請(qǐng)求信號(hào)則直接一分為二，得到兩個(gè)輸出的請(qǐng)求信號(hào)，同時(shí)將輸入的數(shù)據(jù)進(jìn)行復(fù)制。

1.4 異步移位模塊設(shè)計(jì)

移位操作是乘法器的關(guān)鍵步驟之一。作為異步電路中的功能模塊，除了按指定的功能計(jì)算輸入信號(hào)以外，它與相鄰的鎖存器間的握手也是透明的。圖4為該異步乘法器所使用的移位模塊結(jié)構(gòu)，包括控制通路和數(shù)據(jù)通路。

圖4 異步移位模塊電路圖

1.5 異步加法器設(shè)計(jì)

異步加法器是異步設(shè)計(jì)中一個(gè)最為基本的標(biāo)準(zhǔn)單元，本實(shí)驗(yàn)通過兩段握手協(xié)議的方式來實(shí)現(xiàn)，電路圖如圖5所示。在該模塊中，操作數(shù)通道和操作結(jié)果通道是分開的，即具有獨(dú)立的輸入和輸出通道，這就意味著在輸入端有匯合。兩段握手協(xié)議的匯合同分支類似，也需要通過C單元，將輸入通道上的多個(gè)請(qǐng)求信號(hào)合成為輸出通道上的單個(gè)請(qǐng)求信號(hào)，而應(yīng)答信號(hào)則直接一分為二。

該加法器可以實(shí)現(xiàn)兩輸入的數(shù)據(jù)相加，Lreq1和Leq2為兩個(gè)請(qǐng)求信號(hào)，通過C單元匯合產(chǎn)生一個(gè)輸入的請(qǐng)求信號(hào)。Lack1和Lack2則是一分為二的輸出應(yīng)答信號(hào)，這樣就實(shí)現(xiàn)了一個(gè)兩段握手協(xié)議的異步加法器。

圖5 異步加法器電路圖

2 FPGA實(shí)現(xiàn)及系統(tǒng)測(cè)試

為了方便學(xué)生使用已有的工具，本教學(xué)方案設(shè)計(jì)采用Verilog硬件描述語(yǔ)言作為編程語(yǔ)言，ISE14.4作為編程環(huán)境，Modelsim SE 10.0a作為仿真工具，采用Xilinx公司的Genesys板卡作為目標(biāo)硬件，在FPGA上實(shí)現(xiàn)并驗(yàn)證該異步流水乘法器。具體實(shí)現(xiàn)方法是分模塊進(jìn)行設(shè)計(jì)，將上述模塊分別用硬件描述語(yǔ)言實(shí)現(xiàn)，最后組合成4位異步流水乘法器的頂層模塊，見圖6。

圖6 異步流水乘法器頂層模塊圖

該模塊可以實(shí)現(xiàn)兩個(gè)四位任意數(shù)相乘的功能。Ldata1為4位的被乘數(shù)，Ldata2為4位的乘數(shù)，Lreq為上一模塊輸出的請(qǐng)求信號(hào)，Rack為下一模塊輸出的應(yīng)答信號(hào)，Rdata為8位乘法結(jié)果數(shù)據(jù)，Lack為向上一模塊輸入的應(yīng)答信號(hào)，Rreq為向下一模塊輸入的應(yīng)答信號(hào)。當(dāng)數(shù)據(jù)到來時(shí)，上一模塊發(fā)出請(qǐng)求信號(hào)，即將Lreq跳轉(zhuǎn)，此時(shí)該模塊接收數(shù)據(jù)Ldata1［3:0］和Ldata2［3:0］，并給上一模塊發(fā)出相應(yīng)的應(yīng)答信號(hào)Lack，完成了一次握手過程。同時(shí)對(duì)下一模塊發(fā)出數(shù)據(jù)請(qǐng)求信號(hào)Rreq。在進(jìn)行乘法操作的過程中，將其中一個(gè)數(shù)據(jù)作為被乘數(shù)，另一個(gè)數(shù)據(jù)作為乘數(shù)，通過判斷乘數(shù)的每一位是否為1，來對(duì)被乘數(shù)進(jìn)行相應(yīng)移位操作，并將最后移位的結(jié)果通過加法器進(jìn)行相加，得到乘法結(jié)果。而由下一模塊輸出的應(yīng)答信號(hào)Rack則在該模塊輸出數(shù)據(jù)時(shí)起作用。

通過Modelsim仿真的波形圖如圖7所示。

圖7 異步流水乘法器仿真波形圖

通過仿真波形可以得到，Lreq翻轉(zhuǎn)實(shí)現(xiàn)了數(shù)據(jù)發(fā)送請(qǐng)求，Lack的翻轉(zhuǎn)代表獲得乘法結(jié)果，從而實(shí)現(xiàn)了兩段握手協(xié)議，且乘法器工作結(jié)果正確。進(jìn)一步將異步流水乘法器的配置文件下載到Genesys板卡里，驗(yàn)證異步流水線乘法器系統(tǒng)功能的正確性，表明程序運(yùn)行正確。

3 結(jié)語(yǔ)

本文提出了利用硬件描述語(yǔ)言在FPGA上設(shè)計(jì)并實(shí)現(xiàn)異步流水乘法器的設(shè)計(jì)教學(xué)方案。與使用Balsa和Petrify等專用異步電路設(shè)計(jì)工具相比，學(xué)生可以把主要精力放在異步電路設(shè)計(jì)方法的學(xué)習(xí)上，利用已經(jīng)具備的硬件描述語(yǔ)言和FPGA初步開發(fā)能力，進(jìn)行異步電路設(shè)計(jì)。這一教學(xué)方法符合本科生的教學(xué)特點(diǎn)，有助于學(xué)生加深對(duì)異步電路設(shè)計(jì)方法的理解與掌握。

［1］任洪廣，石偉，王志英.異步集成電路設(shè)計(jì)方法綜述［J］.北京:計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)，2011，23(3):543-552.

［2］趙不賄，徐雷鈞，孫智權(quán).異步電路設(shè)計(jì)原理-系統(tǒng)透視［M］北京:電子工業(yè)出版社，2009 1:1-5