尹成群，田 航，李永倩，呂安強(qiáng)，黃涵娟

（華北電力大學(xué)電子與通信工程系，保定071003）

布里淵傳感系統(tǒng)中超高速方波脈沖源的設(shè)計(jì)

尹成群，田 航，李永倩，呂安強(qiáng)，黃涵娟

（華北電力大學(xué)電子與通信工程系，保定071003）

為了解決布里淵傳感器技術(shù)中缺少超高速方波脈沖源的實(shí)際情況，實(shí)現(xiàn)總線較小的碼間串?dāng)_及高速發(fā)送器通道較好的信號(hào)完整性，采用對(duì)系統(tǒng)中的敏感信號(hào)線進(jìn)行串?dāng)_分析、建模及電磁場(chǎng)仿真分析并在此基礎(chǔ)上進(jìn)行制版測(cè)試的方法，提出了一種基于現(xiàn)場(chǎng)可編程門陣列器件的超高速脈沖源的設(shè)計(jì)方案，并進(jìn)行了理論分析和實(shí)驗(yàn)驗(yàn)證。通過寬帶示波器對(duì)實(shí)際板路的測(cè)量，取得了脈沖信號(hào)不同脈寬的時(shí)域波形及眼圖數(shù)據(jù)。結(jié)果表明，輸出脈沖的最小脈寬1ns，最大幅度1.0V，上升/下降時(shí)間均小于300ps，脈沖寬度在1ns～5ns間可調(diào)，重復(fù)頻率在1kHz～10kHz間可調(diào)。這一結(jié)果對(duì)超高速脈沖源的設(shè)計(jì)理論的完善是有幫助的。

傳感器技術(shù)；超高速方波脈沖源；信號(hào)完整性仿真；串?dāng)_分析

引 言

在光纖傳感技術(shù)領(lǐng)域，基于布里淵散射的分布式光纖傳感技術(shù)性能優(yōu)異，因此在橋梁、水壩、石油管道、通信光纜等對(duì)國(guó)民經(jīng)濟(jì)有重大意義的大型工程監(jiān)測(cè)領(lǐng)域得到了廣泛的關(guān)注和研究。但是，目前高性能布里淵傳感系統(tǒng)的產(chǎn)品并不多見。脈沖信號(hào)源是布里淵傳感系統(tǒng)實(shí)現(xiàn)電光變換、獲取滿足具有特定性能傳感光脈沖的關(guān)鍵部件。一個(gè)穩(wěn)定性好、前后沿陡直、納秒脈寬、可控周期的多功能脈沖發(fā)生器對(duì)分布型光纖布里淵測(cè)量設(shè)備的研制具有重要作用。

現(xiàn)階段，由于集成電路的速度不斷提高，脈寬較寬的小幅度方波脈沖可用集成電路較為輕松地實(shí)現(xiàn)。但是當(dāng)脈寬在10ns以下時(shí)，產(chǎn)生的脈沖信號(hào)大多為高斯信號(hào)［1-3］。在光纖領(lǐng)域，雖然通過光模塊可以實(shí)現(xiàn)皮秒級(jí)［4-5］、飛秒級(jí)窄脈沖［6-7］，但由于器件本身的特性，產(chǎn)生的脈沖大多是尖峰脈沖或鐘形脈沖。

為了滿足布里淵傳感系統(tǒng)的需求，作者基于高速現(xiàn)場(chǎng)可編程門陣列（field-programmable gate array，F(xiàn)PGA）器件研發(fā)了一種超高速納秒級(jí)脈沖源。通過對(duì)板路的電磁場(chǎng)仿真設(shè)計(jì)，為實(shí)際設(shè)計(jì)提供了一個(gè)正確的方向。此脈沖源價(jià)格低廉、體積小，并且波形較好，占空比可調(diào)，能夠滿足一定的功率輸出。

1 系統(tǒng)的整體方案

光纖布里淵傳感系統(tǒng)中，脈寬決定空間分辨率，脈寬越大，空間分辨率越低。若達(dá)到1m以內(nèi)的空間分辨率，需要小于10ns的窄脈沖。為實(shí)現(xiàn)高性能的傳感測(cè)量，脈沖需具有陡直的前沿和后延。針對(duì)以上要求，整體系統(tǒng)的設(shè)計(jì)指標(biāo)為脈寬1ns至5ns可調(diào)，幅度不小于500mV，前后沿時(shí)間小于1/3脈寬，重復(fù)頻率1kHz至10kHz可調(diào)。

設(shè)計(jì)中選用Altera公司CycloneⅣ系列的EP4CGX15BF14C8N芯片作為核心。此芯片的收發(fā)器能夠產(chǎn)生最大2.5Gbit/s、幅度為1.2V的脈沖序列。

系統(tǒng)各模塊的連接圖如圖1所示。本窄脈沖產(chǎn)生系統(tǒng)由FPGA器件EP4CGX15BF14、同步靜態(tài)隨機(jī)存取存儲(chǔ)器（synchronous static random access memory，SSRAM）存儲(chǔ)芯片IS61VPS102418A、FPGA收發(fā)器通道外圍接口電路、+3.3V，+1.2V，+5V，+2.5V系統(tǒng)電源、系統(tǒng)時(shí)鐘及收發(fā)器通道專用時(shí)鐘及聯(lián)合測(cè)試工作組（join test action group，JTAG）和串行存儲(chǔ)器（erasable programmable configurable serial，EPCS）配置電路構(gòu)成。

本系統(tǒng)工作原理如下：通過軟件編程使FPGA內(nèi)部產(chǎn)生一個(gè)循環(huán)計(jì)數(shù)器，此計(jì)數(shù)器產(chǎn)生脈沖的速度只受內(nèi)部參考時(shí)鐘的控制。內(nèi)部參考時(shí)鐘為125MHz晶振經(jīng)專用鎖相回路（phase locked loop，PLL）的分頻與倍頻產(chǎn)生。對(duì)循環(huán)計(jì)數(shù)器的周期和碼型的控制可通過串口發(fā)送指令或6個(gè)開關(guān)按鍵實(shí)現(xiàn)。由于脈沖寬度在1ns至5ns之間離散可調(diào)，重復(fù)頻率在1kHz～10kHz之間離散可調(diào)。用6個(gè)開關(guān)產(chǎn)生的碼字控制控制循環(huán)計(jì)數(shù)器的周期和碼型的變化。將循環(huán)計(jì)數(shù)器產(chǎn)生的碼字送入FPGA高速收發(fā)器的輸入端，經(jīng)過并串轉(zhuǎn)換輸出，即可產(chǎn)生出所需要的脈沖。

2 敏感信號(hào)線建模及電磁場(chǎng)仿真分析

2.1 數(shù)據(jù)總線的信號(hào)串?dāng)_仿真

串?dāng)_是指當(dāng)信號(hào)在傳輸線上傳播時(shí)，因電磁耦合對(duì)相鄰的傳輸線產(chǎn)生的不同的電壓噪聲干擾。當(dāng)多個(gè)高速信號(hào)長(zhǎng)距離平行走線時(shí)，其間距應(yīng)遵循3W原則［8］。當(dāng)滿足3W原則時(shí)，信號(hào)線之間由互感、互容而產(chǎn)生的互擾可減少70%。事實(shí)上，隨著電路板密度的增加，往往無法保證所有信號(hào)線之間的間距都滿足3W原則。對(duì)無法滿足3W原則的高速信號(hào)，應(yīng)做仿真實(shí)驗(yàn)予以驗(yàn)證。

在設(shè)計(jì)中，數(shù)據(jù)總線的設(shè)計(jì)應(yīng)嚴(yán)格遵循3W原則，但是由于FPGA的封裝問題，在走線的起始端，不能完全滿足3W原則，因此，必須對(duì)其進(jìn)行仿真分析以確定系統(tǒng)是否能容忍走線間的串?dāng)_。如圖2所示，取出數(shù)據(jù)總線版圖設(shè)計(jì)中最具代表性的一組走線［7］。走線過程中可能遇到的所有問題在此組走線上集中出現(xiàn)。

將此組走線的版圖導(dǎo)入至ADS軟件，對(duì)兩邊的信號(hào)線同時(shí)施加高低電平不斷轉(zhuǎn)換的高速信號(hào)，此時(shí)對(duì)中間的信號(hào)線的影響最大。在此種激勵(lì)條件下進(jìn)行串?dāng)_仿真，觀察在信號(hào)近端及遠(yuǎn)端的串?dāng)_情況，結(jié)果如圖3所示。圖中t是時(shí)間。

從圖3中可以讀出以下信息：（1）在傳輸高速信號(hào)時(shí)，信號(hào)線上的能量受到損耗。圖3中點(diǎn)m1，m2（Vthru，1）所在的曲線為遠(yuǎn)端信號(hào)的波形，由于傳輸信道的影響，遠(yuǎn)端信號(hào)波形上升沿變圓；（2）此傳輸信道不會(huì)引起器件對(duì)高低電平的判決錯(cuò)誤。FPGA與SSRAM的信號(hào)發(fā)送端與接收端的判決門限相同，均為1.25V，圖3中點(diǎn)m5，m6（Vin，1）所在的曲線為近端原始信號(hào)的波形，經(jīng)傳輸?shù)母咚傩盘?hào)高電平在1.25V以上的部分與原始高速信號(hào)的基本相同；（3）通過查閱SSRAM和FPGA的器件手冊(cè)可知，器件受到的負(fù)向電壓不得小于-0.3V，串?dāng)_引起的正向電壓不得大于0.7V。在圖3中，點(diǎn)m3，m4（Vnear）所在的曲線為正向串?dāng)_引起的電壓波形，Vfar為反向串?dāng)_引起的電壓波形?？芍?，正向串?dāng)_比反向串?dāng)_引起的擾動(dòng)要稍大一些。其引起的負(fù)向電壓Vnear，min最小為-0.284V，正向電壓Vnear，max最大為0.316V。此結(jié)果符合器件引腳對(duì)串?dāng)_的要求。

2.2 對(duì)高速發(fā)送器通道的建模及電磁場(chǎng)仿真

隨著電子技術(shù)的發(fā)展，電路的規(guī)模越來越大，而器件的尺寸越來越小，器件引腳信號(hào)變化沿的速率變得越來越高，以致信號(hào)完整性問題成為高速電路設(shè)計(jì)中必須面對(duì)的主要問題。信號(hào)的阻抗匹配是影響信號(hào)完整性最主要的因素。對(duì)于傳輸線，必須考慮在信號(hào)傳輸路徑上阻抗不匹配而帶來的反射。

對(duì)于脈沖電路，信號(hào)的頻寬f與上升時(shí)間Tr的關(guān)系為［8］：

EP4CGX15BFC8N高速收發(fā)器通道的上升時(shí)間Trise為：

則頻寬F為：

經(jīng)計(jì)算后，在ADS軟件環(huán)境下對(duì)高速收發(fā)器通道的差分傳輸線進(jìn)行建模［9-11］，如圖4a所示。差分線的特征阻抗設(shè)定為近似100Ω，單根引線的特征阻抗設(shè)定為近似50Ω。仿真結(jié)果如圖4b所示。圖中f表示頻率。由圖4b可知，在0GHz～7GHz的頻帶范圍內(nèi)，散射參量S11均在-30dB以下，信號(hào)能量基本上可以全部由發(fā)送端傳輸至接收端。

圖5a為初始導(dǎo)入至ADS的發(fā)送器通道的版圖的電磁仿真結(jié)果。從圖中可以看到，由于阻抗匹配不好，傳輸線上的能量向四周輻射嚴(yán)重。根據(jù)上述仿真結(jié)果構(gòu)造差分線，并進(jìn)行電磁場(chǎng)分析，得到的結(jié)果如圖5b所示。

在圖5b中，可以看到，經(jīng)過重新設(shè)計(jì)后，差分線上傳輸?shù)哪芰炕径急皇`在了差分線上。高速信號(hào)除了對(duì)走線上方或下方的參考地有電流擾動(dòng)外，其它的參考地平面基本上沒有受到擾動(dòng)。

由于測(cè)試設(shè)備的限制，在實(shí)際測(cè)試過程中，并不能直接測(cè)得高速通道的S參量及電磁場(chǎng)的分布情況。但是，可以利用高速示波器觀測(cè)到高速通道的眼圖及時(shí)域波形。因此，為了驗(yàn)證仿真的正確性，對(duì)高速收發(fā)器通道進(jìn)行了通道仿真及時(shí)域仿真，如圖6所示。

圖6a是對(duì)初始版圖進(jìn)行通道仿真得到的眼圖結(jié)果。從中可以看出，輸出端的眼圖極差，信號(hào)幅度極小，能量并沒有大部分到達(dá)輸出端，而是耗散掉了。圖6b、圖6c和圖6d分別為經(jīng)過重新設(shè)計(jì)后脈沖寬度為1ns，2ns，4ns時(shí)的眼圖仿真波形。相較于圖6a，經(jīng)過重新設(shè)計(jì)后的高速通道的眼圖睜開了，線條變得十分清晰，高速通道的誤比特率降得很低，電壓幅度接近FPGA高速收發(fā)器發(fā)出的原始電壓值。這說明，經(jīng)過重新設(shè)計(jì)，高速發(fā)送器通道基本上能夠正確傳輸高速脈沖信號(hào)了。圖6e為高速發(fā)送器通道的時(shí)域仿真波形。在圖6e中，從左至右的脈沖寬度依次為1ns，2ns，3ns，4ns和5ns。從中可以看出，隨著脈沖寬度的不斷增加，脈沖變得越來越平穩(wěn)。脈沖寬度為1ns最不平穩(wěn)，為5ns時(shí)最平穩(wěn)。

3 電路板實(shí)物及測(cè)試結(jié)果

測(cè)試設(shè)備選用Tektronix示波器DPO7524。輸出的眼圖以及信號(hào)波形結(jié)果見圖7。電路板實(shí)物見圖8。

圖7a、圖7b、圖7c是脈沖源輸出脈沖寬度分別為1ns，2ns，4ns時(shí)的眼圖，這3張眼圖均為波形疊加數(shù)為100000時(shí)的眼圖結(jié)果。與圖6中的通道仿真結(jié)果相比，實(shí)測(cè)的眼圖結(jié)果更好，波形更規(guī)整，但是輸出眼圖的幅度沒有仿真結(jié)果的大。實(shí)測(cè)眼圖十分清晰，說明此FPGA電路板的高速發(fā)送器通道的誤比特率極低。圖7d是占空比為1∶1、脈沖寬度為1ns時(shí)的輸出波形。從圖中可知，脈沖的上升沿和下降沿在300ps以下，脈沖高電平接近1.2V，脈沖低電平接近0V，說明重新設(shè)計(jì)后的電路生成的高速脈沖波形較為理想。圖7e和圖7f是重復(fù)頻率為1kHz、脈沖寬度分別為1ns和5ns的時(shí)域波形（限于篇幅，2ns，3ns和4ns的實(shí)測(cè)波形未給出）。從中可以看出，當(dāng)將重復(fù)頻率降到極低時(shí)，所需的單脈沖碼字并沒有丟失，而且輸出波形十分理想。

4 結(jié) 論

給出了為分布型光纖布里淵測(cè)量系統(tǒng)提供穩(wěn)定的、占空比可調(diào)的高速脈沖源的設(shè)計(jì)方法，在對(duì)系統(tǒng)部分模塊進(jìn)行仿真分析基礎(chǔ)上，制作了實(shí)驗(yàn)室條件下的實(shí)際板路，驗(yàn)證了設(shè)計(jì)方案的可行性。

通過將高速通道的眼圖及時(shí)域波形的實(shí)際測(cè)量結(jié)果與仿真結(jié)果相對(duì)比，可以看出，此二者基本吻合，仿真設(shè)計(jì)對(duì)高速電路板的設(shè)計(jì)起到了指導(dǎo)性作用。實(shí)測(cè)眼圖輸出結(jié)果穩(wěn)定、誤比特率低，這也間接證明了數(shù)據(jù)總線串?dāng)_仿真得到的仿真結(jié)論的正確性。經(jīng)帶寬為2.5GHz示波器DPO7524的實(shí)際測(cè)試，脈沖輸出幅度接近1.0V，脈沖的上升沿不大于250ps，下降沿不大于230ps，輸出脈沖平坦，過沖不大，只要改變FPGA編程預(yù)置值，即可實(shí)現(xiàn)脈沖寬度在1ns以上離散可調(diào)、重復(fù)頻率在1kHz以上離散可調(diào)。此系統(tǒng)完成了預(yù)定的設(shè)計(jì)目標(biāo)。

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Design of ultrahigh-speed square wave pulser in a Brillouin sensing system

YIN Chengqun，TIAN Hang，LI Yongqian，Lü Anqiang，HUANG Hanjuan
（Department of Electronic and Communication Engineering，North China Electric Power University，Baoding 071003，China）

Because of the actual situation of the lack of ultrahigh-speed pulser for Brillouin sensor technique，the design method of an ultrahigh-speed pulser was introduced based on field-programmable gate array（FPGA）device.In order to achieve smaller inter-symbol interference and better signal integrity，the crosstalk，modeling and electro-magnetic field of sensitive signal were analyzed.The time-domain waveforms and eye diagrams of the pulse with different pulse width were measured with a broadband oscilloscope.The generated pulse was specified by the minimum pulse width of 1ns，the maximum swing of 1.0V and the rising and falling transition time of less than 300ps.The pulse width could range from 1ns to 5ns，while repetitive frequency could range from 1kHz to 10kHz.This result is helpful for improving the design of ultrahigh-speed pulsers.

sensor technique；ultrahigh-speed square wave pulser；signal integrity simulation；crosstalk analysis

TN782

A

10.7510/jgjs.issn.1001-3806.2014.05.022

1001-3806（2014）05-0679-05

國(guó)家自然科學(xué)基金資助項(xiàng)目（61377088）；河北省自然科學(xué)基金資助項(xiàng)目（E2012502045）；中央高?；究蒲袠I(yè)務(wù)費(fèi)專項(xiàng)資金資助項(xiàng)目（13MS62）

尹成群（1953-），男，教授，現(xiàn)主要從事的研究領(lǐng)域?yàn)楣β首儞Q技術(shù)、高速脈沖源技術(shù)。

E-mail：ycq@ncepu.edu.cn

2013-09-05；

2013-11-07