中船重工第七一〇研究所 李 超 徐 博

1.引言

隨著計算機技術(shù)和微電子技術(shù)的發(fā)展，信號處理電路更多的是涵蓋了數(shù)字電路與模擬電路的混合電路。為了使高速數(shù)字電路能夠穩(wěn)定可靠的工作，在電路設(shè)計階段必須考慮電磁兼容的問題，即干擾源、干擾接受器以及二者之間的耦合路徑，尤其要注意電路內(nèi)部走線引起的耦合干擾。本文主要對PCB的電磁兼容設(shè)計進(jìn)行分析以及實例說明。

2.PCB的電磁兼容設(shè)計

PCB的電磁兼容性設(shè)計是解決電磁兼容性問題的一個重要措施。他可以使PCB板上的各部分電路相互間無干擾，都能正常工作；可以使PCB對外的傳導(dǎo)發(fā)射和輻射發(fā)射盡可能降低，達(dá)到要求標(biāo)準(zhǔn)；可以使外部傳導(dǎo)干擾和輻射干擾對印制板上的電路基本無影響。要滿足電磁兼容性要求，應(yīng)遵循PCB設(shè)計中的一些基本原則和注意事項。下面，分別從布局、布線、電源和地、時鐘信號等方面來進(jìn)行詳細(xì)說明。

2.1 PCB的布局

在器件布置方面，原則上應(yīng)將相互有關(guān)的器件盡量靠近，將數(shù)字電路、模擬電路及電源電路分別放置，將高頻電路與低頻電路分開。PCB布局的一些基本原則如下：

(1)對時鐘電路和高頻電路等主要干擾和輻射源應(yīng)單獨安排，遠(yuǎn)離敏感電路；

(2)高頻元器件盡可能縮短連線，以減少分布參數(shù)和相互間的電磁干擾；

(3)易受干擾元器件不能相互離得太近，輸入輸出盡量遠(yuǎn)離；

(4)元器件的位置應(yīng)按電源電壓、數(shù)字及模擬電路、速度快慢、電流大小等進(jìn)行分組；

(5)接插件盡量擺放在PCB的一端，避免兩側(cè)引出I/O，減少共模輻射。

(6)易產(chǎn)生噪聲的器件、小電流電路、大電流電路等應(yīng)盡量遠(yuǎn)離邏輯電路；

(7)去耦電容和旁路電容盡量貼近對應(yīng)的管腳擺放。

(8)模擬信號輸入端遠(yuǎn)離信號輸出端，保證信號輸入端的干凈

(9)多級放大器行與行之間留有一定間隙，保證各路信號互不干擾，且級聯(lián)不交叉。

2.2 PCB的布線

在PCB布線中增強電磁兼容性不僅不會給產(chǎn)品帶來附加費用，而且會減少干擾和提高抗擾度。良好的布線習(xí)慣是經(jīng)濟有效的電磁兼容控制方法。PCB布線時一般先布時鐘線和敏感信號線，然后布高速信號線。在確保此類信號線的過孔數(shù)最少、布線達(dá)到要求之后，再進(jìn)行其他的信號線的布線。布線的一些基本原則如下：

(1)避免電路板導(dǎo)線的不連續(xù)性，線跡寬度不要突變、導(dǎo)線不拐直角，以減小高頻信號對外的發(fā)射和耦合。

(2)不同頻率、不同電流大小、不同模塊的信號線應(yīng)注意隔離，其信號走線要分隔開，不要平行，分布在不同層上的信號線走向應(yīng)互相垂直，以減少線間電場和磁場耦合干擾。

(3)高速信號線特別是時鐘信號的引線最易產(chǎn)生電磁輻射干擾。設(shè)計時走線應(yīng)盡量靠近地線回路，以降低高頻輻射場的耦合。特別注意要避免跨越地分割。

2.3 電源與地的電磁兼容設(shè)計

模擬電源與數(shù)字電源、模擬地與數(shù)字地的隔離，在高速數(shù)字電路的PCB設(shè)計中至關(guān)重要。在高速混合信號處理的電路設(shè)計中，由于既有模擬電路，又有數(shù)字電路，所以應(yīng)該具有既獨立又統(tǒng)一的模擬地與數(shù)字地。

首先對電源輸出做相應(yīng)的電磁兼容設(shè)計。

(1)電源輸入端使用磁珠提高電源的抗干擾能力，還加入了大電容并聯(lián)小電容的組合，大電容通低頻，小電容通高頻。電容的作用就是通高頻阻低頻。電容越大低頻越容易通過。這樣就很好濾除了電源處引入的干擾，提高了電源的抗干擾能力。

(2)芯片電源輸入端采用RC濾波設(shè)計，濾除電源端引入的噪聲源，提高電路抗干擾能力；對某些容易受到干擾的器件電源輸入可采用LC濾波設(shè)計。

其次對地做相應(yīng)的電磁兼容設(shè)計。PCB中包含既獨立又統(tǒng)一的模擬地與數(shù)字地。獨立是指為了使其電容耦合最小，兩者不能交迭；統(tǒng)一是指模擬地與數(shù)字地在PCB上僅在一點用電感或磁珠相連。

同時還要保證地平面的完整性，地平面上盡量避免縫隙的產(chǎn)生。電流總是走阻抗最低的路徑，低頻的時候，信號走電阻最小的路徑，即直線距離。高頻的時候，信號走電感最好的路徑，即信號線正下方的底線。因為此時的環(huán)路面積最小，環(huán)路的電感與環(huán)路面積成正比。所以，在劃分地面時，最佳狀態(tài)是地面上沒有較大縫隙。

2.4 時鐘信號的電磁兼容設(shè)計

關(guān)于時鐘信號的電磁兼容處理，有以下注意事項：

(1)不要采用菊花鏈結(jié)構(gòu)傳送時鐘信號，而應(yīng)采用星型結(jié)構(gòu)，即所有的時鐘負(fù)載直接與時鐘功率驅(qū)動器相互連接。

(2)所有連接晶振輸入/輸出端的走線盡量短，以減少噪聲干擾及分布電容對晶振的影響。

(3)晶振電容地線應(yīng)使用盡量寬而短的走線連接至器件上；離晶振最近的數(shù)字地引腳，應(yīng)盡量減少過孔。

2.5 PCB的其他電磁兼容設(shè)計

在電路中大量使用高頻去耦電容與大量鉭電容。數(shù)字電路中，當(dāng)邏輯門狀態(tài)變化時，會在電源上產(chǎn)生一個很大的尖峰電流，形成瞬間的噪聲電壓。這種情況普遍采用去耦電容，它為芯片提供了所需的電流，并且將電流變化局限在較小的范圍內(nèi)，減小了輻射。芯片的去耦電容擺放時，應(yīng)盡量貼近對應(yīng)的濾波管腳，可以減少相應(yīng)阻抗，這能夠很好地防止因輸入值過大而導(dǎo)致的地電位抬高和噪聲。

在某些易受到干擾的信號采用隔離設(shè)計。例如增益控制部分模擬信號差分轉(zhuǎn)換電路非常容易受到D/A數(shù)模轉(zhuǎn)換電路的干擾，則設(shè)計時在它們之間加入了隔離放大器ISO124，并配套使用DCP010505DBP供電。

在模擬電路設(shè)計時整個中頻預(yù)處理單元進(jìn)行覆銅加以屏蔽，給放大器單獨提供一組經(jīng)過多級濾波處理的模擬電源等等，通過一系列的電磁兼容設(shè)計，來使電路的電磁兼容滿足需求。

3.PCB實物案例

根據(jù)上述電磁兼容設(shè)計，最終繪制成PCB板及其成品如圖1、圖2、圖3所示：

圖1 信號采集板

圖2 信號接收板

圖3 PCB制板

4.PCB的電磁兼容設(shè)計驗證

首先對FPGA之前的ADC采集電路進(jìn)行電磁兼容設(shè)計驗證：在接收機前端輸入160kHz的正弦波，使用SignalTapⅡ監(jiān)測到的ADC通道輸出的數(shù)據(jù)波形如圖4所示，各通道波形為所輸入的正弦波，且無干擾，說明FPGA之前的ADC采集電路電磁兼容設(shè)計合格。

圖4 ADC通道輸出的數(shù)據(jù)波形

圖5 工控機端單通道接收數(shù)據(jù)

然后對FPGA之后的數(shù)據(jù)上傳電路進(jìn)行電磁兼容驗證：在FPGA內(nèi)部構(gòu)建數(shù)據(jù)源，用于產(chǎn)生順序遞增的測試數(shù)據(jù)，通過PCI總線上傳至工控機保存。圖5為工控機端單通道接收數(shù)據(jù)圖，可以看出數(shù)據(jù)為順序遞增的，且無斷點，說明FPGA之后的數(shù)據(jù)上傳電路電磁兼容設(shè)計合格。

5.結(jié)束語

PCB板的設(shè)計要充分考慮電路系統(tǒng)的性能指標(biāo)和電磁兼容性要求，應(yīng)用以上原則和方法反復(fù)優(yōu)化設(shè)計，可提高產(chǎn)品的電磁兼容性能。在設(shè)計過程中，要針對具體問題采取相應(yīng)的措施，但隨著PCB工藝的提高和電磁兼容學(xué)的深入發(fā)展，混合電路的電磁兼容性能也將有顯著的提高。

[1]向紅權(quán),蘇先海,王瑛.PCB設(shè)計中的電磁兼容性[J].現(xiàn)代電子技術(shù),2006(6).

[2]黃盛林,姜海勛.高速混合PCB板的電磁兼容性設(shè)計[J].兵工自動化,2005(4).

[3]王芳.PCB電磁兼容設(shè)計原則及其實例分析[J].印制電路信息,2010(6)

[4]陳窮,蔣全興,等.電磁兼容性工程設(shè)計手冊[M].北京:國防工業(yè)出版社,1993(10).