于明軍

（赤峰學(xué)院 物理與電子信息工程學(xué)院，內(nèi)蒙古 赤峰 024000）

關(guān)于EDA教學(xué)中Quartus II原理圖輸入法的探討

于明軍

（赤峰學(xué)院 物理與電子信息工程學(xué)院，內(nèi)蒙古 赤峰 024000）

本文介紹FPGA/CPLD開發(fā)軟件QuartusII的原理圖輸入法，舉例說明原理圖輸入設(shè)計(jì)法的基本知識(shí)，并對(duì)原理圖輸入設(shè)計(jì)法作進(jìn)一步的深入討論.

EDA；QuartusII；原理圖輸入法

1 引言

現(xiàn)代電子設(shè)計(jì)技術(shù)的核心就是EDA（電子設(shè)計(jì)自動(dòng)化，ElectronicDesignAutomation）技術(shù).在QuartusII中，VHDL輸入和原理圖輸入都能完成FPGA的設(shè)計(jì)，他們的地位是均等的.兩種輸入之間可以互相轉(zhuǎn)換和互相調(diào)用，兩者僅為表述形式的不同，其結(jié)果都能形成RTL級(jí)描述.在VHDL輸入中的元件例化，就是文字表述的原理圖輸入.在原理圖中的元件符號(hào)，就是封裝好的VHDL輸入元件，此元件還需要對(duì)應(yīng)的VHDL輸入文件給出其功能，才能在原理圖輸入中形成RTL級(jí)描述.兩種輸入可自由選擇，按使用習(xí)慣進(jìn)行FPGA設(shè)計(jì)，無需特意區(qū)分.原理圖輸入法表示的優(yōu)點(diǎn)是直觀、方便.

2 Quartus II原理圖輸入法設(shè)計(jì)時(shí)鐘

原理圖輸入方式是利用EDA工具提供的圖形編輯器以原理圖的方式進(jìn)行輸入.應(yīng)用數(shù)字邏輯電路的基本知識(shí)，使用QuartusII原理圖輸入法可非常方便地進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì).原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖(請(qǐng)注意，這種原理圖與利用Protel畫的原理圖有本質(zhì)的區(qū)別)與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計(jì)元件.

本文以時(shí)鐘設(shè)計(jì)為例，說明QuartusII原理圖輸入法的基本步驟，先設(shè)計(jì)十二進(jìn)制和六十進(jìn)制計(jì)數(shù)器，再通過層次化設(shè)計(jì)調(diào)用完成對(duì)時(shí)鐘的設(shè)計(jì).

2.1 建立工程文件夾

2.1.1 新建一個(gè)文件夾作為工程項(xiàng)目目錄

首先在計(jì)算機(jī)中建立一個(gè)文件夾作為工程項(xiàng)目目錄，此工程目錄不能是根目錄，比如D:，只能是根目錄下的目錄，比如D:QuartusIIcntm12.

2.1.2 建立工程項(xiàng)目

工程是不同的數(shù)字系統(tǒng)設(shè)計(jì)作品的裝載物.在Quartus II中以工程作為設(shè)計(jì)的獨(dú)立單位.工程中有頂層設(shè)計(jì)文件和底層設(shè)計(jì)文件，其關(guān)系是調(diào)用和被調(diào)用的關(guān)系.工程（工程文件夾名）、頂層設(shè)計(jì)文件和VHDL輸入（原理圖輸入）的文件名需要一一對(duì)應(yīng).

運(yùn)行QuartusⅡ軟件，執(zhí)行File→NewProjectWizard…命令，建立工程.在所彈出的圖1所示的NewProject Wizard對(duì)話框中，分別填寫各個(gè)項(xiàng)目.其中第一、第二、第三文本框分別是工程項(xiàng)目目錄、項(xiàng)目名稱和項(xiàng)目頂層設(shè)計(jì)實(shí)體的名稱.單擊Finish按鈕就建立了一個(gè)空的工程項(xiàng)目.

圖1 工程項(xiàng)目基本設(shè)置

2.2 編輯設(shè)計(jì)圖形文件

2.2.1 建立原理圖文件

執(zhí)行File→New…命令，選擇BlockDiagram/Schematic File流程圖和原理文件.再執(zhí)行File→Saveas…命令，把它另存為文件名是cntm12的原理圖文件，文件后綴為.bdf.將Addfiletocurrentproject選項(xiàng)選中，使該文件添加到剛建立的工程文件中去.

QuartusⅡ支持五中設(shè)計(jì)輸入法文件：AHDLFile是AHDL文本文件；BlockDiagram/SchematicFile是流程圖和原理文件，簡(jiǎn)稱原理圖文件；EDIFFile是網(wǎng)表文件Verilog HDLFile是VerilogHDL文本文件；VHDLFile是VHDL文本文件.選擇BlockDiagram/SchematicFile，單擊OK按鈕即建立一個(gè)空的原理圖文件.

2.2.2 編輯輸入原理圖文件

圖形編輯界面如圖2所示，其右側(cè)的空白處就是原理圖的編輯區(qū)，在這個(gè)編輯區(qū)輸入圖3所示的十二進(jìn)制計(jì)數(shù)器原理圖.

2.3 編譯設(shè)計(jì)圖形文件

完成原理圖編輯輸入后，保存設(shè)計(jì)圖形文件，就可編譯設(shè)計(jì)圖形文件.執(zhí)行Processing→StartCompilation，進(jìn)行編譯.編譯結(jié)束后，會(huì)出現(xiàn)對(duì)話框顯示編譯的錯(cuò)誤和警告情況.若有錯(cuò)誤，則可雙擊編譯器界面下方出現(xiàn)的第一個(gè)錯(cuò)誤提示，使第一個(gè)錯(cuò)誤處改變顏色.檢查糾正第一個(gè)錯(cuò)誤后保存再編譯，如果還有錯(cuò)誤，重復(fù)以上操作，直至最后通過.最后通過時(shí)應(yīng)沒有錯(cuò)誤提示但可有警告提示.可以通過查看編譯報(bào)告了解有關(guān)情況，比如定時(shí)分析情況.以上是使用QuartusⅡ編譯器默認(rèn)設(shè)置進(jìn)行的編譯方法，還可以先根據(jù)需要進(jìn)一步的編譯設(shè)置，然后再編譯，具體方法可參考QuartusⅡ幫助文檔.

2.4 時(shí)序仿真設(shè)計(jì)文件

圖2 圖形編輯界面

圖3 十二進(jìn)制原理圖

圖4 仿真結(jié)果

2.5 生成元件符號(hào)

執(zhí)行File→Greate/Update→Greate Symbol Files for Current File命令，將本設(shè)計(jì)電路封裝生成一個(gè)元件符號(hào)，供以后在原理圖編輯器下進(jìn)行層次設(shè)計(jì)時(shí)調(diào)用，所生成的符號(hào)存放在本工程目錄下，文件名cntm12,文件后綴名為.bsf.調(diào)用方法與QuartusⅡ提供的元件符號(hào)相似.用以上同樣的方法完成六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)，并生成符號(hào).

2.6 圖形的層次化設(shè)計(jì)

首先新建一個(gè)工程文件夾clock把十二進(jìn)制計(jì)數(shù)器的cntm12.bdf、cntm12.bsf文件和六十進(jìn)制計(jì)數(shù)器的cntm60.bdf、cntm60.bsf文件放入其中，再新建一個(gè)原理圖文件，使用符號(hào)插入命令，選擇cntm12.bsf、cntm60.bsf將它放置于原理圖編輯區(qū)中即可實(shí)現(xiàn)調(diào)用.完成的原理圖如圖7所示.

圖5 六十進(jìn)制計(jì)數(shù)器原理圖

圖6 六十進(jìn)制計(jì)數(shù)器仿真波形

圖7 clock的原理圖

圖8 clock的仿真波形

3 結(jié)語

EDA課程是高校電類專業(yè)一門重要的工程實(shí)踐類課程，在工程設(shè)計(jì)中，QuartusII軟件的原理圖輸入法簡(jiǎn)單易用，是初學(xué)硬件設(shè)計(jì)的首選方法，本文以實(shí)例方式對(duì)其進(jìn)行了詳細(xì)的闡述，對(duì)軟件的學(xué)習(xí)有一定的指導(dǎo)作用.

〔1〕廖超平.EDA技術(shù)與VHDL實(shí)用教程[M].高等教育出版社，2007.

〔2〕閆石.數(shù)字電子技術(shù)基礎(chǔ)[M].高等教育出版社，2006.

〔3〕侯伯亨.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)[M].西安電子科技大學(xué)出版社，2009.

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1673-260X（2014）01-0224-02