李　強(qiáng)，羅　超，夏　威，何子述

(電子科技大學(xué)電子工程學(xué)院，四川成都　611731)

0　引言

FPGA系統(tǒng)的程序更新非常具有研究價(jià)值。一般的程序更新，是通過USB-JTAG的方式進(jìn)行配置，其采用邊界掃描來訪問芯片并對FPGA系統(tǒng)的Flash進(jìn)行編程來實(shí)現(xiàn)更新，但這種方式會(huì)因?yàn)橹T如設(shè)備環(huán)境等條件而受到限制[1]。采用FPGA遠(yuǎn)程更新的方式來更新硬件程序具有很好的應(yīng)用前景。FPGA遠(yuǎn)程更新也有相關(guān)文獻(xiàn)研究，文獻(xiàn)[2-3]是先從FPGA角度進(jìn)行結(jié)構(gòu)性描述，然后再給出相應(yīng)的設(shè)計(jì)實(shí)現(xiàn)，但比較片面，直接進(jìn)行實(shí)現(xiàn)難度較大。文獻(xiàn)[4]給出的系統(tǒng)設(shè)計(jì)方案較完整，其采用FPGA內(nèi)部的微處理器(MCU) 軟核來實(shí)現(xiàn)遠(yuǎn)程更新。文獻(xiàn)[5]的監(jiān)測接收機(jī)硬件資源很高，無法再提供資更多源供軟核使用。現(xiàn)在很多系統(tǒng)采用如DSP、ARM等的架構(gòu)與FPGA來進(jìn)行聯(lián)合設(shè)計(jì)，文獻(xiàn)[6]給出了一種軟件無線電系統(tǒng)更新的理論框架。為此，文中從該角度出發(fā)，設(shè)計(jì)了一種基于DSP與FPGA架構(gòu)智能地實(shí)現(xiàn)FPGA固化程序遠(yuǎn)程更新的實(shí)現(xiàn)方案，并將該方案成功運(yùn)用于監(jiān)測接收機(jī)中。

1　系統(tǒng)結(jié)構(gòu)

遠(yuǎn)程更新上位機(jī)軟件，通過DSP，來實(shí)現(xiàn)對遠(yuǎn)程數(shù)字板上FPGA固化程序的遠(yuǎn)程更新。其結(jié)構(gòu)框圖如圖1所示，PC機(jī)向數(shù)字板的DSP發(fā)送程序更新指令和數(shù)據(jù)。DSP與FPGA通過設(shè)計(jì)的握手協(xié)議將程序數(shù)據(jù)傳輸至FPGA中，F(xiàn)PGA串行配置芯片控制邏輯將程序數(shù)據(jù)依次寫入EPCS的程序更新區(qū)域。更新完成后，F(xiàn)PGA將會(huì)觸發(fā)專用升級(jí)電路，重新加載EPCS更新區(qū)域的新程序，從而實(shí)現(xiàn)FPGA程序網(wǎng)絡(luò)化遠(yuǎn)程更新。

圖1　遠(yuǎn)程更新系統(tǒng)結(jié)構(gòu)框圖

2　系統(tǒng)設(shè)計(jì)

2．1FPGA遠(yuǎn)程更新結(jié)構(gòu)

FPGA使用EP2S90F780I4的芯片，該芯片支持遠(yuǎn)程系統(tǒng)升級(jí)。當(dāng)使用遠(yuǎn)程升級(jí)系統(tǒng)時(shí)，F(xiàn)PGA的配置文件被分為復(fù)位程序和應(yīng)用程序，遠(yuǎn)程升級(jí)系統(tǒng)需要一個(gè)復(fù)位程序和一個(gè)(或多個(gè))應(yīng)用程序。其中復(fù)位程序由用戶定義，應(yīng)用程序則是由用戶定義的實(shí)現(xiàn)系統(tǒng)主要功能(FPGA功能)的配置程序。復(fù)位程序和應(yīng)用程序均可實(shí)現(xiàn)程序重新加載 切換以及程序更新的功能。注意復(fù)位程序必須存儲(chǔ)在page0，且在遠(yuǎn)程更新時(shí)該區(qū)域無法更改。上電后FPGA自動(dòng)從EPCS中讀取復(fù)位程序，程序重新加載切換更新框圖如圖2所示。

圖2　程序切換關(guān)系

遠(yuǎn)程更新系統(tǒng)包括：用戶邏輯控制、ALTREMOTE _UPDATE(專用升級(jí)電路)IP核[7]、ALTASMI_PARALLEL(串行配置芯片)IP核[8]，結(jié)構(gòu)如圖 3所示。專用升級(jí)電路IP核用來簡化用戶邏輯與專用升級(jí)電路之間的接口，該模塊用于程序的檢錯(cuò)與切換。串行配置芯片IP核是用來實(shí)現(xiàn)用戶邏輯與主動(dòng)串行配置芯片之間的接口，只需相應(yīng)地址與數(shù)據(jù)信息，即可實(shí)現(xiàn)對EPCS128器件的對應(yīng)地址的字節(jié)寫和頁擦除等功能。

圖3　遠(yuǎn)程更新系統(tǒng)框圖

用戶邏輯控制在復(fù)位程序和應(yīng)用程序中的功能有一定差別。復(fù)位程序的用戶邏輯控制流程如圖4(a)所示，應(yīng)用程序中的用戶邏輯控制流程如圖4(b)所示，其中start_write信號(hào)有效時(shí)開始配置應(yīng)用程序，image_update信號(hào)決定配置程序的地址[9]。

(a)

(b)

2．2FPGA與DSP通信

2．2．1DSP通信接口McBSP

出于對數(shù)據(jù)全雙工通信的要求，這里采用McBSP接口作為通信接口。其信號(hào)有接收(發(fā)送)時(shí)鐘CLKR(X)、接收(發(fā)送)幀同步FSR(X)、接收(發(fā)送)串行數(shù)據(jù)DR(X)，其串口時(shí)序如圖5所示。為了同步時(shí)鐘，采取由FPGA提供接收與發(fā)送的幀同步信號(hào)與時(shí)鐘信號(hào)。

圖5　McBSP接口時(shí)序圖

2．2．2FPGA與DSP握手協(xié)議

上電開機(jī)后，F(xiàn)PGA會(huì)自動(dòng)加載位于EPCS128中的Page0復(fù)位程序。由于Page0復(fù)位程序需要選擇更新地址，只負(fù)責(zé)程序切換功能。程序更新則需切換到Page1或者Page2中進(jìn)行。FPGA程序更新處理流程圖如圖6所示。首先由DSP發(fā)送所要更新區(qū)域的首地址，當(dāng)FPGA接收到DSP發(fā)送的區(qū)域首地址后，即對EPCS相應(yīng)區(qū)域數(shù)據(jù)進(jìn)行擦除，擦除完畢后回傳擦除完畢信號(hào)。DSP接收到擦除完畢信號(hào)后，向FPGA發(fā)送程序更新啟動(dòng)信號(hào)，數(shù)據(jù)傳輸過程開始。由于FPGA遠(yuǎn)程更新受串行配置芯片IP核的影響，其速率只能達(dá)到31．25 Kb/s，而McBSP接口接收與發(fā)送速率遠(yuǎn)高于此。為此，采用FIFO進(jìn)行數(shù)據(jù)緩存。當(dāng)數(shù)據(jù)寫入EPCS中后，向DSP回傳數(shù)據(jù)請求信號(hào)，DSP再發(fā)送第二個(gè)數(shù)據(jù)。循環(huán)采用這種握手通信的方式，直到發(fā)送完所有的數(shù)據(jù)為止。發(fā)送完所有數(shù)據(jù)后，專用升級(jí)電路重新從EPCS更新區(qū)域加載程序。若加載程序失敗，根據(jù)圖2程序切換處理流程，F(xiàn)PGA會(huì)自動(dòng)重新加載回Page1中的備用程序。DSP協(xié)助更新流程圖如圖7所示。

圖6　FPGA程序更新流程圖

圖7　DSP協(xié)助更新流程圖

3　測試

文中指定對圖3中EPCS程序區(qū)域Page2進(jìn)行更新，首先設(shè)置QuartusII軟件的Device and Pin Options將需要更新的FPGA程序轉(zhuǎn)換為二進(jìn)制rbf文件。由圖8所示的軟件對此文件進(jìn)行關(guān)聯(lián)。

圖8　軟件程序界面

點(diǎn)擊更新后，文件數(shù)據(jù)經(jīng)過以太網(wǎng)傳輸?shù)紻SP，圖9上部分為上位機(jī)傳輸?shù)母鲁绦驍?shù)據(jù)，下部分為DSP存儲(chǔ)器中接收到的數(shù)據(jù)，可以看到程序數(shù)據(jù)傳輸無誤。

圖9　傳送程序數(shù)據(jù)與DSP接收數(shù)據(jù)

DSP通過 McBSP接口與FPGA交互數(shù)據(jù)，圖10為SignalTap Ⅱ采集的FPGA數(shù)據(jù)時(shí)序圖。當(dāng)擦除完畢后(erase_done拉高)，F(xiàn)PGA發(fā)送數(shù)據(jù)請求信號(hào)，通過 FIFO將接收數(shù)據(jù)緩存后寫入到EPCS128的Page2區(qū)域。當(dāng)數(shù)據(jù)寫完后，向DSP發(fā)出數(shù)據(jù)請求信號(hào)(data_req)，按照前面設(shè)計(jì)的通信協(xié)議，DSP會(huì)發(fā)出下一個(gè)更新數(shù)據(jù)，如此循環(huán)直到發(fā)送完所有的程序數(shù)據(jù)為止。

圖10　FPGA更新程序數(shù)據(jù)時(shí)序圖

待更新數(shù)據(jù)全寫入EPCS中后，update_done信號(hào)拉高，圖11采集的正是更新完成后的時(shí)序。

圖11　FPGA更新完成時(shí)序圖

更新完成后，F(xiàn)PGA通過專用升級(jí)電路重新加載EPCS新程序區(qū)域程序，若更新成功，則成功切換到Page2的新程序。若更新失敗，則FPGA會(huì)被自動(dòng)切換回Page0的復(fù)位程序。至此，整個(gè)更新過程結(jié)束。經(jīng)過測試，F(xiàn)PGA能順利加載Page2中的新程序，從而遠(yuǎn)程地實(shí)現(xiàn)了FPGA系統(tǒng)更新。

4　結(jié)束語

文中根據(jù)設(shè)計(jì)的通信協(xié)議，利用PC機(jī)軟件與DSP通過以太網(wǎng)數(shù)據(jù)通信，DSP與FPGA通過McBSP接口進(jìn)行數(shù)據(jù)通信，實(shí)現(xiàn)了FPGA程序遠(yuǎn)程更新。該方案已成功應(yīng)用于監(jiān)測接收機(jī)，為硬件程序更新帶來了很大的便利。隨著互聯(lián)網(wǎng)的發(fā)展推進(jìn)，通過網(wǎng)絡(luò)來實(shí)現(xiàn)硬件程序的更新也具有廣泛的應(yīng)用前景?？蛇M(jìn)一步采用無線網(wǎng)絡(luò)配合云端發(fā)送數(shù)據(jù)的方式，更加靈活高效地實(shí)現(xiàn)FPGA遠(yuǎn)程更新。

參考文獻(xiàn)：

[1]胡學(xué)良，張春，王志華．JTAG技術(shù)的發(fā)展和應(yīng)用綜述．微電子學(xué)，2005，36(6)：624-629．

[2]劉金福，武宏偉，楊勝姚．一種遠(yuǎn)程在線更新FPGA程序的方法．單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2012，12(2)：76-78．

[3]吳冬冬，楊曉君，張佩珩．一種 FPGA 的遠(yuǎn)程系統(tǒng)升級(jí)方法．計(jì)算機(jī)工程與應(yīng)用，2006，17(1)：86-89．

[4]王夢杰．FPGA固件遠(yuǎn)程更新方法的研究：[學(xué)位論文]．武漢：華中師范大學(xué)，2012．

[5]李亮亮．?dāng)?shù)字監(jiān)測接收機(jī)技術(shù)及FPGA實(shí)現(xiàn)研究：[學(xué)位論文]．成都：電子科技大學(xué)，2013．

[6]LI J Z，CHANG C，SHI D Y，et al．A New Firmware Upgrade Mechanism Designed for Software Defined Radio Based System[C]．Information Technology and Software Engineering，Beijing，2012，277-283．

[7]Altera．Remote System Upgrade Megafunction User Guide．September 2009．

[8]Altera．Active Serial Memory Interface Megafunction User Guide．August 2010．

[9]Altera．Remote System Upgrades with Stratix III Devices．September 2009．