唐嵐

（北方工業(yè)大學(xué) 北京100144）

迅速而準確地監(jiān)測雷達信號的方法對雷達的系統(tǒng)模擬[1]以及信號處理來說具有非常重要的意義。隨著雷達的廣泛應(yīng)用，其性能也在快速提高，對發(fā)送信號控制的要求也越來越嚴格。雷達是利用無線電技術(shù)進行偵察和測距的設(shè)備。它可以發(fā)現(xiàn)目標，并可決定其存在的距離及方向。雷達將無線電波送出，然后經(jīng)遠距離目標物的反射，而將此能量送回雷達的記發(fā)機。記發(fā)機與目標物間的距離，可由無線電波傳雷達的目標物，再由目標物回到雷達所需的時間計算出。精確地計算出雷達-目標物-雷達之間的無線電波傳輸時間就成為最為關(guān)鍵的步驟。本文就旨在通過脈沖波形來控制發(fā)射信號[2]，每來一個脈沖發(fā)送一次雷達信號，同時在雷達信號的發(fā)射過程中，對信號連續(xù)發(fā)射的時間進行精準的控制；發(fā)射時間也不是固定不變，可根據(jù)具體情況進行更改，此時對數(shù)據(jù)文件在FPGA中通過DDR做必要的處理已成為一種通行的方法。

1 系統(tǒng)模型

文中所設(shè)計的系統(tǒng)是在已有電路板卡 （包括PCI橋芯片，F(xiàn)PGA芯片，DDR芯片組等）的基礎(chǔ)上，根據(jù)指定的數(shù)據(jù)文件發(fā)送出脈沖波形，其結(jié)構(gòu)框架如圖1所示。

圖1 系統(tǒng)總體結(jié)構(gòu)圖Fig.1 Structure diagram of the power control unit tessst syste

本系統(tǒng)FPGA芯片采用的是Xilinx V5系列下的一款芯片。該芯片除了具有最先進的高性能邏輯架構(gòu)外，還包含多種硬?IP?系統(tǒng)級模塊，包括強大的36 Kb Block RAM/FIFO、第二代25×18DSP Slice、帶有內(nèi)置數(shù)控阻抗的SelectIO技術(shù)、ChipSync源同步接口模塊、系統(tǒng)監(jiān)視器功能、帶有集成DCM（數(shù)字時鐘管理器）和鎖相環(huán)(PLL)時鐘發(fā)生器的增強型時鐘管理模塊、SPI和并行FLASH接口以及高級配置選項。符合PCIExpress基礎(chǔ)規(guī)范 (PCIExpress Base Specification)1.1，每模塊支持 1倍、2倍、4倍或 8倍通道寬度。

系統(tǒng)PCI管理芯片具有32位、66 MHz的PCI總線和局部總線，突發(fā)傳輸速率能達到264 MB/s，本地總線支持復(fù)用/非復(fù)用的32位地址/數(shù)據(jù)。有6種可編程FIFO，以實現(xiàn)零等待突發(fā)傳輸和異步操作。支持主模式、從模式、DMA傳輸方式。含有1個PCI仲裁器，2個獨立的DMA通道，對3.3 V和5 V的I/O信號電平容錯。PCI橋芯片主要實現(xiàn)系統(tǒng)與PCI總線的連接，主機可以通過PCI總線實現(xiàn)對板上所有資源的訪問。本系統(tǒng)的PCI橋芯片作為PCI總線主設(shè)備，以DMA方式與主機內(nèi)存交換數(shù)據(jù)[3]。

DDR2[4]采用了在時鐘的上升/下降延同時進行數(shù)據(jù)傳輸?shù)幕痉绞?，DDR2內(nèi)存擁有兩倍于DDR內(nèi)存預(yù)讀取能力（即：4bit數(shù)據(jù)讀預(yù)?。?。DDR2內(nèi)存每個時鐘能夠以4倍外部總線的速度讀/寫數(shù)據(jù)，并且能夠以內(nèi)部控制總線4倍的速度運行。本系統(tǒng)采用了兩組DDR2芯片，最大可容納256 M的數(shù)據(jù)容量。

SMA接口有兩種形式，標準的SMA是一端 “外螺紋+孔”，另一端“內(nèi)螺紋+針”；反極性 RP-SMA是一端“外螺紋+針”，另一端為“內(nèi)螺紋+孔”。本系統(tǒng)采用的標準形式，SMA接口具有雙向雙向傳輸數(shù)據(jù)的功能，即既可以接受數(shù)據(jù)也可以發(fā)送數(shù)據(jù)。

在該系統(tǒng)中，需要應(yīng)用Matlab生成所需要的數(shù)據(jù)文件(.bin)，其數(shù)據(jù)文件內(nèi)容格式具體要求為：包含4個通道，每個通道的數(shù)據(jù)位寬為32位，含有脈沖周期、脈沖寬度、脈沖個數(shù)等信息，并且文件中的數(shù)據(jù)可改動，如表1所示。將數(shù)據(jù)文件經(jīng)由上位機通過PCI橋芯片發(fā)送至FPGA，F(xiàn)PGA接收該數(shù)據(jù)并將其緩存在FIFO中，然后轉(zhuǎn)存至DDR2中并進行地址解析，將DDR2接收到的數(shù)據(jù)做處理使其產(chǎn)生脈沖波形，此時如果收到一個發(fā)送脈沖波形的命令時，DDR2就將產(chǎn)生的脈沖波形發(fā)送出去，并通過SMA接口與用戶端相連接，同時要求各個通道的脈沖波形相互獨立，互不影響。

表1 數(shù)據(jù)文件格式Tab.1 The form of data file

2 系統(tǒng)程序控制設(shè)計

本系統(tǒng)采用板卡上自帶的50 MHz晶振時鐘[5]，通過PLL將其倍頻至100 MHz而作為生成脈沖波形的工作時鐘。為在Chipscope上抓圖觀測方便，可將據(jù)文件(.bin)的前3個通道的參數(shù)改小，圖2為數(shù)據(jù)文件的部分截圖，其中0-3豎列共32bit為第一通道的參數(shù)，4-7豎列為第二通道的參數(shù)，8-b豎列為第三個通道的參數(shù)，c-f豎列為第四個通道的參數(shù)。地址0h為第一、二、三、四通道的脈沖周期，地址1h為第一、二、三、四通道的脈沖寬度，地址2h為第一、二、三、四通道的脈沖個數(shù),地址3h再為第一、二、三、四通道的脈沖周期...如此循環(huán)依次為脈沖周期、脈沖寬度和脈沖個數(shù)。

圖2 數(shù)據(jù)文件Fig.2 Data file

將圖2所示的數(shù)據(jù)文件通過PCI橋芯片下發(fā)至FPGA，提供給底層模塊使用。同時定義FPGA的復(fù)位寄存器和DDR2的工作寄存器，實現(xiàn)軟件復(fù)位，完成DDR2的讀寫控制設(shè)置。兩組DDR2控制子模塊是調(diào)用的Xilinx的MIG IP核。配置如圖3，由于含有兩組DDR2，所以其中的Number of Controllers應(yīng)選擇2。

圖3 Xilinx的MIG IP核Fig.3 MIG IP cell of Xilinx

在完成DDR2的管腳定義后，需要參考DDR2的工作控制參考資料以實現(xiàn)DDR2的用戶定義，完成相關(guān)部分的程序代碼設(shè)計，其中app_af_cmd=3'h0時，DDR實現(xiàn)寫的指令，app_af_cmd=3'h1時，DDR2實現(xiàn)讀的指令。DDR2用到的時鐘是固定的200M時鐘，此時同樣需要用到晶振50 MHz時鐘通過PLL倍頻至200 MHz，以實現(xiàn)傳輸數(shù)據(jù)的有序控制，而不會產(chǎn)生時序上的混亂。

為了能夠?qū)崿F(xiàn)4個通道數(shù)據(jù)傳輸?shù)幕ゲ桓蓴_，可以在程序代碼設(shè)計中使用狀態(tài)機進行控制，部分程序代碼如圖4所示，相對應(yīng)的數(shù)據(jù)傳輸操作狀態(tài)轉(zhuǎn)移如圖5所示。同時只有正確接收到3個數(shù)據(jù)（脈沖周期、脈沖寬度、脈沖個數(shù)）時，脈沖才能正常的傳輸，所以需要用到兩個寄存器，第1個寄存器作為緩沖器用來接收數(shù)據(jù)，當緩沖器接收完3個數(shù)據(jù)時，將其3個數(shù)據(jù)同時發(fā)送至第2個寄存器，以控制輸出的脈沖波形。每接收到一個數(shù)據(jù)對其地址加1，以反過來讀取下一個地址的數(shù)據(jù)。

3 系統(tǒng)驗證結(jié)果與分析

在系統(tǒng)驗證的過程中，一旦系統(tǒng)接收到發(fā)送脈沖波形的命令后，就將數(shù)據(jù)文件解析成的脈沖波形通過DDR2發(fā)送，運用Xilinx自帶的Chipscope對發(fā)送出的脈沖波形進行監(jiān)測[6]，結(jié)果如圖6所示。

圖4 狀態(tài)機程序代碼Fig.4 The code of statemachine

圖5 數(shù)據(jù)傳輸操作狀態(tài)轉(zhuǎn)移圖Fig.5 Data transport state

從圖6中可以看出4個通道的前3個脈沖個數(shù)分別為5,6,7，和圖2參數(shù)文件中數(shù)據(jù)的一致。通過SMA接口將波形連接到示波器上進行觀測，示波器上對應(yīng)的1,2,3,4分別為第一、二、三、四通道的波形圖，觀測到的波形如圖7所示，和Chipscope上抓取的數(shù)據(jù)保持一致。為了進一步的驗證結(jié)果的正確性與否，我們以通道一為例，對其進行解釋，通過示波器引出波形，進一步驗證脈沖波形的周期和脈寬。以參數(shù)文件的00000090h:07D0h=2000d為例計算周期，2 000/100 M=20μs.如圖8所示。以000000A0h:C8h=200d為例計算脈寬，200/100M=2μs。如圖9所示。

圖6 脈沖波形監(jiān)測圖Fig.6 Pulsewavesmonitor

圖7 示波器上觀測的脈沖波形結(jié)果Fig.7 Rsultwaves in oscilloscope

圖8 周期為20μsFig.8 Cyclewith 20μs

觀測圖形可看出通道1的周期為圖中箭頭部分的距離，為 5 μs×4=20 μs，結(jié)果正確。

圖9 脈寬為2μsFig.9 Pulse width with 2μs

觀測圖形可看出通道1的脈寬為圖中箭頭部分的距離，為 2μs，結(jié)果正確。

4 結(jié)論

文中設(shè)計并完成了一種基于Xilinx V5的DDR2的數(shù)據(jù)解析功能的實現(xiàn)，了解了CPCI總線與FPGA之間的通信協(xié)議過程，同時根據(jù)外部數(shù)據(jù)文件實現(xiàn)了對輸出的脈沖波形進行控制，檢測到的信號波形也準確無誤，有效的控制了發(fā)射時間，在雷達應(yīng)用領(lǐng)域中具有一定的參考價值。

[1]張麟兮，許家棟，李萍，等.雷達接收系統(tǒng)仿真[J].計算機仿真，2007，24（5）：298-301.ZHANG Lin-xi,XU Jia-dong,LIPing,et al.Radar receiver system simulation[J].Computer simulation,2007,24(5):298-301.

[2]李正周，鄭徽，雷曉龍，等.基于DSP的脈沖雷達基帶信號發(fā)生器設(shè)計[J].通信工程，2011，31（4）：240-242.LI Zheng-zhou,ZHENG Hui,LEI Xiao-long,et al.DSP-based pulse radar baseband signal generator design[J].Communications Engineering,2011,31(4):240-242.

[3]劉嘉元，干漢成，白雪，等.SRA目標回波基帶信號產(chǎn)生模塊設(shè)計[J].電子技術(shù)，2008，30(1):90-92.LIU Jia-yuan,GAN Han-cheng,BAIXue,et al.SRA goal back waves baseband signal generation module design[J].Electronic Technology,2008,30(1):90-92.

[4]任麗香，龍 騰.一種通用雷達信號模擬器的設(shè)計與實現(xiàn)[J].現(xiàn)代雷達，1998，20(6):52-58.REN Li-xiang,LONG Teng.A common radar signal simulator design and implementation [J].Modern radar,1998,20(6):52-58.

[5]Howard Johnson， Martin Graham.高速數(shù)字設(shè)計[M].北京:電子工業(yè)出版社，2005.

[6]盧劍奇.雷達回波信號建模與仿真研究[D].河南：中國人民解放軍信息工程大學(xué),2006.