孟凡琨，李蘭君，李正國

二階廣義積分器在三相PWM整流器中的應用*

孟凡琨1，李蘭君1，李正國2*

（1.南華大學 電氣工程學院，湖南 衡陽 421000；2.深圳職業(yè)技術(shù)學院 汽車與交通學院，廣東 深圳 518000）

針對電網(wǎng)電壓出現(xiàn)頻率偏移時，傳統(tǒng)鎖相環(huán)精度差、響應速度慢等問題，提出一種基于雙二階廣義積分器正交信號發(fā)生器的新型鎖相環(huán)，分析了新型鎖相環(huán)工作原理，并建立基于新型鎖相環(huán)的三相三電平電壓型SVPWM整流器模型．通過MATLAB/Simulink對模型進行分析驗證，結(jié)果表明：該新型鎖相環(huán)能夠在頻率突變情況下實現(xiàn)頻率跟蹤，實現(xiàn)有功、無功分量獨立控制以及較高功率因數(shù)運行．

SVPWM整流器；鎖相環(huán)；二階廣義積分器；解耦控制

三相電壓型PWM整流器與傳統(tǒng)的晶閘管整流器相比，具有功率因數(shù)可控、直流側(cè)電壓穩(wěn)定等優(yōu)點，在工程中得到廣泛應用[1-4]．鎖相環(huán)作為整流器控制的核心之一，其性能直接影響整流器整體性能．采用雙閉環(huán)控制的整流器需要獲取網(wǎng)側(cè)電壓的相位信息，當整流器運行于非理想環(huán)境（如三相不平衡、相位突變、頻率變化、諧波污染）時，傳統(tǒng)鎖相環(huán)存在精度差、鎖相速度慢等問題．針對傳統(tǒng)鎖相環(huán)的不足，文獻[5]提出了一種改進的鎖相環(huán)，并在采樣模塊前加入了延遲環(huán)節(jié)，改善了網(wǎng)側(cè)電壓電流的同步性，但在電網(wǎng)頻率出現(xiàn)波動時，鎖相效果不夠理想，輸出電壓頻率紋波偏高，動態(tài)特性一般．文獻[6]提出了離散傅立葉變換鑒相的數(shù)字鎖相環(huán)，并提出了數(shù)字域模型和參數(shù)設計方法，但只能適用于特定的場合．

本文基于坐標變換理論，提出一種新型的數(shù)字鎖相環(huán)，并將其應用于三相三電平電壓型VSR中．

1 三相三電平VSR的數(shù)學模型和控制策略

1.1 三相三電平VSR數(shù)學模型

在三相三電平VSR主電路中，網(wǎng)側(cè)電壓uk（k=a、b、c ）；電流ik；電感Lk=L；等效電阻Rk=R；鉗位二極管D1～D6；直流側(cè)電容C1=C2=C；電阻Rdc；I0為直流側(cè)電流．

以網(wǎng)側(cè)電流為狀態(tài)變量，通過坐標變換得到VSR在dq坐標系下的數(shù)學模型：

式中，ed，eq為網(wǎng)側(cè)電動勢矢量Edq的d、q分量；

ud，uq為網(wǎng)側(cè)電壓矢量Vdq的d、q分量；

id，iq為網(wǎng)側(cè)矢量Idq的d、q分量．

1.2 基于dq坐標系的雙閉環(huán)控制策略

已知在dq坐標系下電流id，iq存在著耦合關(guān)系，為實現(xiàn)高功率因數(shù)運行，實現(xiàn)有功無功電流獨立控制，采用前饋解耦策略[7]，電流采用PI調(diào)節(jié)器，則的控制方程如下：

式中，kiP，kiI為電流內(nèi)環(huán)比例增益和積分增益；為i，i電流指令值．dq

將式（2）代入式（1）得：

式中，p為微分算子．

根據(jù)上述分析，可以構(gòu)造基于dq坐標系的雙閉環(huán)控制結(jié)構(gòu)，如圖1所示．

圖1 三相VSR電流內(nèi)環(huán)解耦控制方案

2 新型鎖相環(huán)的結(jié)構(gòu)與控制原理

為了更好地解決傳統(tǒng)鎖相環(huán)在非理想環(huán)境下的鎖相問題，通過構(gòu)建基于二階廣義積分器正交信號發(fā)生器[8-9]（Second Order Generalized Integrator-Quadrature Signal Generator—SOGIQSG）的自適應濾波器來實現(xiàn)諧波分量的濾除和鎖相控制．

式中，[T+]表示正序分解變換，q為時域內(nèi)對原信號進行o90的相位偏移（滯后），為網(wǎng)側(cè)電壓abcU正序分量．

由（4）式可知，要得到網(wǎng)側(cè)電壓的正序分量，需要對輸入信號進行o90的移相獲得兩相正交信號．這種o90移相可采用T/4周期傳輸延遲、微分等方法，在頻率變化時鎖相環(huán)響應較慢，尤其諧波容易對微分環(huán)節(jié)產(chǎn)生噪聲，并不能實現(xiàn)信號的完全正交．因此，可采用基于二階廣義積分器正交信號發(fā)生器（SOGI-QSG）來產(chǎn)生兩相正交信號，不僅可以對信號移相o90，還可以消除諧波干擾．SOGI-PLL的系統(tǒng)控制結(jié)構(gòu)框圖如圖2所示．

SOGI-QSG主要利用內(nèi)模原理[9-10]的自適應濾波來達到目的，其結(jié)構(gòu)框圖如圖3所示．三相電網(wǎng)電壓在正序dq坐標系下由兩部分組成：常量和二倍頻分量．可采取圖4所示的方案，實現(xiàn)擾動內(nèi)模抑制諧波和不對稱分量；同時，解耦網(wǎng)絡中PI調(diào)節(jié)器對恒定直流指令的調(diào)節(jié)實現(xiàn)無靜差．

圖2 DSOGI-PLL系統(tǒng)控制結(jié)構(gòu)框圖

圖3 二階廣義積分器正交信號發(fā)生器（SOGI-QSG）自適應濾波器

SOGI-QSG的傳遞函數(shù)為：

式（5）、（6）的幅頻和相頻如下：

當輸入信號為tVvωsin=，假設ωω=?，

則（5）、（6）中傳遞函數(shù)的自適應濾波器的輸出為：

根據(jù)ts=4.6τ計算二階系統(tǒng)的調(diào)整時間，式（11）、（12）中，對于給定整定時間，SOGI-QSG的增益為當k=2時，阻尼系數(shù)調(diào)整時間和超調(diào)量之間關(guān)系最優(yōu)．

3 仿真分析

為了驗證鎖相環(huán)的性能，利用MATLAB/Simulink搭建VSR模型，方案如下：正序線電壓Vph-ph=380V，頻率f=50Hz，交流側(cè)濾波電感L=0.3mh，電阻R=0.05?，直流側(cè)電容C=2mF，電阻Rdc=14?，開關(guān)頻率f=10kHz．圖2中電壓外環(huán)PI參數(shù)，比例系數(shù)：kpu=0.1，積分系數(shù)：kiu=50；電流內(nèi)環(huán)PI參數(shù)，比例系數(shù)：kpi=6，積分系數(shù)：kii=8000．

假定三相正序電壓vph-ph為380V，初始相位φ=0，直流側(cè)給定電壓Ud*c為700V，設基準電壓為700V，圖4 為整流器交流側(cè)A相電壓電流波形，0.05s后VSR實現(xiàn)單位功率因數(shù)運行；圖5為直流測電壓波形，可見直流電壓的紋波較小．由此驗證了SOGI-QSG的可行性和正確性．

在實際運行狀態(tài)下，VSR可能運行于非理想環(huán)境下．假設網(wǎng)側(cè)頻率在0.1～0.2s發(fā)生突變，fs=30Hz．圖6為VSR網(wǎng)側(cè)A相電壓電流波形，可以看出VSR很快實現(xiàn)單位功率運行．而且當頻率fs突變時，電壓電流同相位，VSR運行于單位功率因數(shù)狀態(tài)，表明了鎖相環(huán)具有較好快速性和頻率自適應性．圖7為VSR直流側(cè)波形，當頻率發(fā)生突變時，電壓幾乎沒有波動．

假定網(wǎng)側(cè)在0.1s～0.3s受到諧波干擾時，其中三次零序諧波，相位角-25°，幅值44V，五次負序諧波，相位角35°，幅值33V．圖8為VSR網(wǎng)側(cè)A相電壓電流波形，可以看出在0.05s時VSR運行于單位功率因數(shù)狀態(tài)．當受到諧波干擾時，電壓電流同相位，VSR運行于較高功率因數(shù)狀態(tài)，表明了鎖相環(huán)具有較好的快速性和抗干擾能力；圖9為VSR直流側(cè)電壓波形，當受到諧波干擾時，電壓紋波因數(shù)較小，且ΔUdcmax≤1%．圖10為網(wǎng)側(cè)有功電流和無功電流，有功電流基本不受諧波干擾，而無功電流較小且含有6次諧波，實現(xiàn)了有功電流和無功電流的解耦控制．

圖4 整流器交流側(cè)A相電壓電流波形

圖5 直流側(cè)電壓波形

圖6 VSR網(wǎng)側(cè)A相電壓電流波形

圖7 VSR直流側(cè)電壓

圖8 0.1～0.3s受到諧波干擾下VSR網(wǎng)交流側(cè)A相電壓電流波形

圖9 0.1～0.3s受到諧波干擾下VSR直流側(cè)電壓波形

圖10 有功電流和無功電流波形

可見，SOGI-QSG鎖相環(huán)能夠在非理想環(huán)境下快速地獲得電壓正序分量的頻率和相位信息，且具有良好的頻率自適應性．由于鎖相環(huán)中含有低通濾波器，能對諧波起一定的抑制作用，但當網(wǎng)側(cè)諧波含量較高時，需要另加濾波器進行處理．

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Application of SOGI in Three-phase PWM Rectifier

MENG Fankun1, LI Lanjun1, LI Zhengguo2

（1. College of Electrical Engineering, University of South China, Hunan, Hengyang 421000; 2. Shenzhen Polytechnic, Shenzhen , Guangdong 518000, China）

Conventional phase-locked loop (PLL) is characterized by low detection accuracy and response speed under frequency offset of grid voltage conditions. A novel digital PLL based on Doubled Second Order Generalized Integrator-Quadrature Signal Generator (SOGI-QSG) is proposed with its working principles analyzed，the model of three-phase three level voltage SVPWM rectifier built, and the framework of control strategy given．Besides, simulation results show that the new PLL has better precision and adaption under frequency mutation, and it can realize active, reactive power respectively control with high power factor.

SVPWM rectifier; PLL; SOGI; decoupling control

TM461

A

1672-0318（2014）03-0033-05

2013-10-01

*項目來源：廣東省高新技術(shù)產(chǎn)業(yè)工業(yè)攻關(guān)重點資助項目（2011B010100016）

孟凡琨（1988-），男，河南新鄉(xiāng)人，碩士研究生，研究方向為汽車動力系統(tǒng)控制理論與應用．

＊通訊作者：李正國（1972-），男，湖南汨羅人，博士，副教授，主要研究方向：電力電子技術(shù)．