楊霄壘，施斌友，黃召軍，季惠才

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

1 引言

鎖相環(huán)電路是一種重要的數(shù)?；旌想娐罚瑥V泛應(yīng)用于現(xiàn)代電子技術(shù)和通信領(lǐng)域，例如調(diào)頻信號(hào)解調(diào)，移相鍵控信號(hào)解調(diào)和位捕捉技術(shù)。傳統(tǒng)的晶體振蕩器由于提供的頻率較低，因此鎖相環(huán)電路被廣泛應(yīng)用到當(dāng)今的微電子電路中。隨著微處理器和通訊系統(tǒng)性能的不斷提高，芯片工作頻率不斷提高，芯片面積不斷縮小，功耗不斷降低，人們對(duì)鎖相環(huán)的性能也提出了更高的要求。高速、低功耗、低相位抖動(dòng)是高性能鎖相環(huán)的三個(gè)基本要求。

鎖相環(huán)種類繁多，目前應(yīng)用最多的是電荷泵鎖相環(huán)，因?yàn)殡姾杀眯玩i相環(huán)與傳統(tǒng)鎖相環(huán)結(jié)構(gòu)相比，具有穩(wěn)定性高、功耗低、輸出頻率信號(hào)性能好等特點(diǎn)。本文采用0.13 μm 1.2 V CMOS工藝，設(shè)計(jì)了一種應(yīng)用于直接式數(shù)字頻率合成器電路的電荷泵鎖相環(huán)電路。

2 鎖相環(huán)電路設(shè)計(jì)

圖1所示為本文設(shè)計(jì)的電荷泵鎖相環(huán)頻率合成器電路的原理框圖，由鑒頻鑒相器（PFD）、電荷泵（CP）、環(huán)路濾波器（LF）、壓控振蕩器（VCO）和分頻器（Divider）組成。

圖1 電荷泵鎖相環(huán)頻率合成器電路原理框圖

鑒頻鑒相器檢測(cè)輸入?yún)⒖紩r(shí)鐘和分頻器輸出時(shí)鐘間的相位差，產(chǎn)生電荷泵的控制up/down信號(hào)。電荷泵根據(jù)up/down信號(hào)的關(guān)系，產(chǎn)生輸出電流，通過(guò)環(huán)路濾波器將電流轉(zhuǎn)換為電壓，從而產(chǎn)生壓控振蕩器的控制電壓信號(hào)。壓控振蕩器根據(jù)控制電壓的變化調(diào)節(jié)輸出頻率。該頻率信號(hào)作為鎖相環(huán)的輸出信號(hào)，鎖相環(huán)輸出信號(hào)經(jīng)過(guò)分頻器后，回到鑒頻鑒相器的輸入端，從而形成一個(gè)閉環(huán)的動(dòng)態(tài)系統(tǒng)。因此整個(gè)系統(tǒng)形成一個(gè)反饋系統(tǒng)，壓控振蕩器的輸出頻率最終鎖定為參考頻率。

2.1 鑒頻鑒相器

鑒頻鑒相器是鎖相環(huán)的關(guān)鍵部件，主要功能是鑒頻和鑒相，即檢測(cè)輸入信號(hào)與分頻器輸出信號(hào)的相位差和頻率差，并據(jù)此產(chǎn)生電荷泵的控制信號(hào)，它的性能決定著鎖相環(huán)的精度和穩(wěn)定度。

本文設(shè)計(jì)的電荷泵鎖相環(huán)參考頻率最高為60 MHz，因此我們選擇全數(shù)字鑒頻鑒相器，其具體結(jié)構(gòu)如圖2所示。該電路是由RS結(jié)構(gòu)實(shí)現(xiàn)的D觸發(fā)器組成的典型結(jié)構(gòu)，圖中4個(gè)虛線框內(nèi)的結(jié)構(gòu)為用兩個(gè)與非門構(gòu)成的鎖存器，1與4完全相同，2與3完全相同，1與2組成一個(gè)D觸發(fā)器，3與4組成一個(gè)D觸發(fā)器。每個(gè)D觸發(fā)器用于檢測(cè)輸入信號(hào)的下降沿，一旦出現(xiàn)下降沿，將會(huì)產(chǎn)生相應(yīng)的輸出。在復(fù)位端加入可控延時(shí)單元，消除死區(qū)。

2.2 電荷泵

電荷泵電路是鎖相環(huán)中的重要部分之一，電荷泵按類型可分為電壓型電荷泵和電流型電荷泵，電壓型電荷泵的缺點(diǎn)是在鎖定時(shí)，由于對(duì)環(huán)路濾波器的充放電不同，其輸出抖動(dòng)和噪聲都比較大，目前在高性能鎖相環(huán)電路中主要還是采用電流型電荷泵結(jié)構(gòu)，因?yàn)樵摻Y(jié)構(gòu)的鎖相環(huán)性能穩(wěn)定，抖動(dòng)性能好。

本文采用的電流型電荷泵結(jié)構(gòu)如圖3所示，它是一種自舉[1]電荷泵結(jié)構(gòu)，相對(duì)于傳統(tǒng)的電荷泵結(jié)構(gòu)[2]具有消除電荷共享效應(yīng)的特點(diǎn)。MP15、MP16、MN6、MN7為開關(guān)管，MP15與MP16、MN6與MN7的控制信號(hào)相反。單位增益放大器使LPF節(jié)點(diǎn)和放大器輸出點(diǎn)電壓保持相同。當(dāng)MP15開啟、MP16關(guān)閉時(shí)，net2通過(guò)MP15和單位增益放大器，使net2與LPF電壓相同，從而當(dāng)MP16開啟時(shí)，由于其源漏電壓相同，消除了MP16管的電荷共享效應(yīng)。同理，當(dāng)MN6管開啟時(shí)，MN7管關(guān)閉，net3通過(guò)MN6和單位增益放大器使net3與LPF電壓相同，從而當(dāng)MN7導(dǎo)通時(shí)，由于其源漏電壓相同，消除了MN7管的電荷共享效應(yīng)。

圖2 鑒頻鑒相器電路圖

圖3 自舉電荷泵結(jié)構(gòu)

圖4中為電荷泵的電流產(chǎn)生電路，電流產(chǎn)生電路通過(guò)MP3、MP4、MN1、MN2和R2產(chǎn)生電流，由于該電路有兩個(gè)收斂點(diǎn)，為了使電路能夠正常啟動(dòng)，添加了啟動(dòng)電路，MP1、MP2和MR1為啟動(dòng)電路。產(chǎn)生的電流通過(guò)MP5、MP6、MP7、MP8鏡像電流管，將電流放大，然后通過(guò)MP13和MN4鏡像給電荷泵的電流源管MP14和MN5，其中S1、S2、S3為可編程開關(guān)，用于控制電荷泵的電流值大小。通過(guò)該可編程結(jié)構(gòu)，可產(chǎn)生8種不同的電荷泵輸出電流值，這個(gè)可通過(guò)數(shù)字寄存器來(lái)配置選擇。在該電流源產(chǎn)生電路中，MN1管使用的是自然管，主要是因?yàn)殡姾杀秒娐饭ぷ麟妷簽?.2 V，而MP4采用二極管連接方式，留給MN1的Vds電壓很小，只有自然管能夠滿足要求。

圖4 電荷泵電流產(chǎn)生電路

2.3 壓控振蕩器

壓控振蕩器是鎖相環(huán)中的關(guān)鍵電路，它的性能直接決定了鎖相環(huán)輸出頻率信號(hào)的性能。一個(gè)負(fù)反饋電路的環(huán)路必須滿足以下兩個(gè)條件[3]：

也可以將第二個(gè)條件理解為總相移為360°。那么電路就會(huì)在頻率ω0處振蕩，在存在溫度和工藝變化的情況下，為了確保電路振蕩，我們將選擇環(huán)路增益至少兩倍或三倍于所要求的值。當(dāng)前工藝一般采用的是環(huán)形振蕩器和LC振蕩器。本文選擇的是環(huán)形振蕩器。

由于本文鎖相環(huán)的最初目標(biāo)輸出頻率范圍為400 MHz～1 GHz，而電源電壓為1.2 V，因此VCO的控制電壓范圍最大只有0.4 V，因此其VCO增益為1.25 GHz·V-1，該值比較大。高的VCO增益將會(huì)帶來(lái)大的鎖相環(huán)帶寬，從而降低鎖相環(huán)抖動(dòng)性能。因此，本文為了降低壓控振蕩器的增益，采用多個(gè)壓控振蕩器，即根據(jù)輸出頻率要求，通過(guò)寄存器配置選擇相應(yīng)的壓控振蕩器使其工作。每個(gè)壓控振蕩器用于輸出某一個(gè)頻率范圍，壓控振蕩器的延遲單元個(gè)數(shù)越少，輸出頻率越高。

圖5所示為每個(gè)壓控振蕩器延遲單元的結(jié)構(gòu)，其中S信號(hào)為使能信號(hào)，Vcont為壓控振蕩器控制信號(hào)，Vin1、Vin2為輸入信號(hào)，out1、out2為輸出信號(hào)。當(dāng)S為高電平時(shí)，其所在的壓控振蕩器工作，當(dāng)S為低時(shí)，其所在的壓控振蕩器關(guān)閉。

圖5 延遲單元電路圖

3 電路仿真

圖6所示為本文電荷泵鎖相環(huán)電路的版圖，芯片面積大約為0.6 mm×0.5 mm。

對(duì)于輸出頻率為1 GHz、參考頻率為50 MHz的電路，提取版圖寄生參數(shù)后，使用Hsim進(jìn)行仿真。由圖7可以看出此時(shí)VCO控制電壓為600 mV，VCO正常工作。電路上電到鎖相環(huán)鎖定的時(shí)間大約為4.5 μs。圖8顯示了輸出頻率和參考頻率，輸出時(shí)鐘頻率為1 GHz。整個(gè)芯片功耗為19.6 mW。圖9使用MATLAB對(duì)仿真結(jié)果數(shù)據(jù)進(jìn)行處理，計(jì)算最大周對(duì)周抖動(dòng)為11 ps。

圖6 電荷泵鎖相環(huán)電路版圖

圖7 上電后VCO控制電壓仿真圖

4 結(jié)論

本文基于0.13 μm 1.2 V CMOS工藝設(shè)計(jì)了一個(gè)輸出頻率范圍為400 MHz～1 GHz、低抖動(dòng)的電荷泵鎖相環(huán)電路。電路采用電流型電荷泵自舉結(jié)構(gòu)以消除電荷共享效應(yīng)，通過(guò)多個(gè)VCO的選擇來(lái)獲得更小的鎖相環(huán)相位抖動(dòng)。表1為該鎖相環(huán)性能表。

圖8 鎖相環(huán)輸出頻率與參考頻率

圖9 鎖相環(huán)輸出信號(hào)抖動(dòng)

表1 鎖相環(huán)性能表

[1] M G Johnson, E L Hudson. A Variable Delay Line PLL for CPU-Coprocessor Synchronization[J]. IEEE Journal of Solid-State Circuits, 1988, 23(10): 1218-1233.

[2] Best R E. Phase-locked loops, theory, design and applications (2nd ed) [M]. McGraw-Hill, 1993.

[3] Behzad Razavi著，陳貴燦等譯. Design of Aanlog CMOS Integrated [M]. 西安：西安交通大學(xué)出版社，2003.