薛 顏，楊霄壘，周啟才，陳珍海，吳 俊

(中國電子科技集團公司第58研究所，江蘇 無錫 214035)

0 引 言

隨著集成電路技術(shù)的發(fā)展，芯片的工作頻率不斷提升，對時鐘精度的要求也越來越高。傳統(tǒng)的晶體振蕩器雖然具有低噪聲、低抖動的性能，但是它所能提供的頻率很低。為了能夠獲得一個高的、穩(wěn)定的輸出頻率，可以利用鎖相環(huán)頻率合成器(PLL,phase locked loop)。鎖相環(huán)頻率合成器能夠根據(jù)分頻器的分頻比來確定輸入?yún)⒖碱l率和輸出頻率之間的關(guān)系，并根據(jù)分頻器的分頻比將輸入時鐘倍頻，進而獲得較高頻率的時鐘輸出。鎖相環(huán)頻率合成器的應用非常廣泛，隨著通訊技術(shù)從低速并行結(jié)構(gòu)向高速串行結(jié)構(gòu)轉(zhuǎn)移，鎖相環(huán)頻率合成器起著越來越重要的作用[1]。

對于嚴格的周期性時鐘信號，包含的過零點在時間軸上間隔相等。而對于近似周期性的時鐘信號，其周期有微小的變化，使得過零點偏離了其理想位置，這種微小的變化稱之為抖動。抖動的產(chǎn)生機理有很多種。PLL本身的性能及噪聲都會讓PLL的輸出產(chǎn)生抖動。文獻[2]中提到鑒頻鑒相器的鑒相死區(qū)使壓控振蕩器(VCO)相對輸入必須將隨機相位差積累到?0時環(huán)路才得到正確的反饋。在這過程中VCO輸出的過零點就會有相當大的抖動。文中采用0.18 μm工藝設(shè)計了一款低抖動、寬調(diào)節(jié)范圍、高頻、低功耗的電荷泵鎖相環(huán)頻率合成器。鎖相環(huán)頻率合成器在不同的頻率選擇不同的鑒頻鑒相器復位時長，改變脈沖寬度，從而有效消除PFD鑒相死區(qū)的影響，降低鎖相環(huán)頻率合成器的抖動。

1 鎖相環(huán)頻率合成器結(jié)構(gòu)

所設(shè)計的鎖相環(huán)頻率合成器基本結(jié)構(gòu)，如圖1所示，由預分頻器、鑒頻鑒相器、電荷泵、環(huán)路濾波器、壓控振蕩器、分頻器等模塊組成。

圖1 鎖相環(huán)頻率合成器結(jié)構(gòu)框圖

壓控振蕩器由基于圖2的緩沖級構(gòu)成。該緩沖級包括一個差分對和被稱為對稱負載(圖中虛線框內(nèi))的電阻負載元件。對稱負載由一個二極管連接的PMOS與一個相同尺寸的偏置PMOS并聯(lián)而得。如果有電流，那么右邊的二極管連接的管子始終處于飽和狀態(tài)，而左邊的PMOS管則有可能在飽和區(qū)，也有可能在線性區(qū)。文獻[3,4]中給出結(jié)論，VC決定了輸出VO的下限。由于負載元件的有效電阻隨VC改變，所以緩沖級延遲也隨著VC改變。可以看出，這些負載元件可以精確控制延遲并具有高動態(tài)電源噪聲抑制能力。隨著VC的變化，對稱負載的電阻也發(fā)生變化，緩沖級的延時也發(fā)生變化。

圖2 帶對稱負載的差分緩沖級

壓控振蕩器由4個緩沖級組成，在VC從0 V～1.8 V的變化范圍內(nèi)，壓控振蕩器的輸出頻率范圍為0.8 GHz～3.8 GHz，輸出波形,如圖3所示。對于寬調(diào)節(jié)范圍的PLL，需要在其不同的頻段選擇合適的方法用以降低PLL的抖動。這里提出了一種新的PFD結(jié)構(gòu)。

圖3 壓控振蕩器頻率輸出線性曲線

傳統(tǒng)PLL的鑒頻鑒相器由兩個帶復位端的上升沿D觸發(fā)器和一個反相器組成[4]，觸發(fā)器D端接高電平，如圖4所示。輸入?yún)⒖夹盘柫魅隦EF，壓控振蕩器反饋回來的頻率信號通過分頻器分頻后流入BACK端，兩個D觸發(fā)器交叉耦合，分別響應REF、BACK及RESET信號的上升沿，形成UP、DN信號驅(qū)動電荷泵的充放電開關(guān)，用以調(diào)節(jié)VC值。但由于在這些結(jié)點存在電容，因此會有一定的上升時間和下降時間，使得這個脈沖可能沒有足夠的時間到達高電平，從而無法打開電荷泵的充放電開關(guān)，這便是鑒頻鑒相器的鑒相死區(qū)。死區(qū)是不希望出現(xiàn)的，因為它使得壓控振蕩器相對輸入必須將隨機相位差積累到一定值時環(huán)路才得到正確的反饋[6]。

圖4 傳統(tǒng)鑒頻鑒相器電路

當REF信號和BACK信號的相位差為零時，即鎖相環(huán)鎖定時，UP和DN兩端產(chǎn)生窄的、重合的脈沖，如圖5所示。

圖5 在零相位差情況下鑒頻鑒相器輸出的重合脈沖

如果REF和BACK同時上升，UP和DN也會同時上升，并激發(fā)寄存器復位，產(chǎn)生窄脈沖，它們會在有限的時間內(nèi)同時打開電荷泵[6]。使得電荷泵能夠?qū)﹁b頻鑒相器輸入的微小相位差作出反應。從而有效消除鑒相死區(qū)。

只要UP、DN上的脈沖足夠?qū)挘瑒t這些脈沖總會開啟電荷泵。當相位差增加一個極小的量時，電荷泵產(chǎn)生的凈電流也成比例增加。如果脈沖足夠?qū)?，UP和DN都可以達到有效的邏輯高電平，使電荷泵開關(guān)導通。而這個脈沖寬度的大小取決于復位信號的門延時。在頻率調(diào)節(jié)范圍很大的情況下，這個脈沖寬度就需要一個合適的范圍。如果脈沖過窄則不能有效的消除死區(qū)，但是脈沖過寬，又將導致鎖相環(huán)不能正常鎖定。所設(shè)計的鎖相環(huán)，在頻率為低頻分段時，相對較寬的脈沖可以有效的消除死區(qū)；但是在高頻分段，如果繼續(xù)使用較寬的脈沖，那么脈沖寬度將可能大于反饋回來的頻率周期導致鑒頻鑒相器無法跟蹤頻率，而使鎖相環(huán)無法鎖定。因此本文提出了一種新型可以自調(diào)節(jié)脈沖寬度的鑒頻鑒相器，根據(jù)壓控振蕩器的輸出頻率范圍在不同的頻段控制打開不同的通路，做到選擇不同的脈沖寬度。這里將壓控振蕩器的輸出頻率范圍分為0.8 GHz～1.6 GHz、1.55 GHz～2.35 GHz、2.3 GHz～3.1 GHz、3.05 GHz～3.8 GHz四個不同的分段。當壓控振蕩器處于這四個不同的分段時，壓控振蕩器的輸出OUT信號通過文獻[7]中提到的頻率-電壓轉(zhuǎn)換器來控制四個不同通路的開關(guān)，選擇不同的脈沖寬度，從而有效的降低了鎖相環(huán)的抖動。

圖4中的虛線框部分經(jīng)過改進實現(xiàn)上述功能。UP、DN信號經(jīng)過與非門后，分別通過四路不同的緩沖器，有了不同的門延時，這樣脈沖的寬度就有不同,如圖6所示。這四路不同的門延時分由四個開關(guān)電路控制。壓控振蕩器反饋回來的頻率信號OUT經(jīng)過頻率-電壓轉(zhuǎn)換器轉(zhuǎn)換為電壓，然后與四個參考頻率作比較，控制四個開關(guān)電路的開斷，選擇相應的通路，由不同的門延時產(chǎn)生相應的脈沖寬度。當頻率小于1.55 GHz時，Switch4打開，其余關(guān)斷，這時鑒頻鑒相器擁有最大的脈沖寬度，這樣的脈沖寬度可以在低頻段有效的開啟電荷泵，消除鑒頻鑒相器的鑒相死區(qū)，從而降低鎖相環(huán)的抖動；在頻率大于3.05 GHz時，Switch1打開，其余關(guān)斷，這時鑒頻鑒相器有最小的脈沖寬度。由于在高頻段繼續(xù)采用較寬的脈沖會導致鑒頻鑒相器無法辨識相位差，導致鎖相環(huán)無法正常工作，因此，需要在高頻分段相應降低門延時的大小，縮小脈沖寬度，在保證鎖相環(huán)正常工作的前提下，增大脈沖寬度，讓電荷泵盡可能在相位增加時有效開啟，消除鑒頻鑒相器的鑒相死區(qū)。

圖6 鑒頻鑒相器脈寬自調(diào)節(jié)電路

2 仿真結(jié)果

采用此種新型鑒頻鑒相器，配合自有的電荷泵、低通濾波器,以及分頻器等電路，設(shè)計了一款低抖動的鎖相環(huán)。該芯片采用SMIC公司提供的一層多晶硅、五層金屬0.18 μm CMOS工藝實現(xiàn)，面積為700 μm×400 μm。鎖相環(huán)整體版圖,如圖7所示，提取寄生參數(shù)進行版圖后仿真。

圖7 鎖相環(huán)整體版圖

鑒頻鑒相器的輸入及輸出UP、DN信號的仿真結(jié)果局部放大圖，如圖8所示。圖中顯示在750 ns～950 ns這個區(qū)間內(nèi)，反饋時鐘(B)由相位滯后參考時鐘(A)到與參考時鐘對齊的情況。由于VCO的頻率逐漸增大，在850 ns的時間點上可以看出DN信號的窄脈沖有微弱的變窄。

圖8 鑒頻鑒相器仿真結(jié)果

PLL輸出抖動眼圖曲線，如圖9所示。圖中橫軸為時間軸，縱坐標為PLL輸出擺幅。利用看圖COSMOS工具將HSPICE仿真得到的PLL輸出頻率的上升沿進行疊加4 000個周期，計算得到均方根抖動為3.406 9 ps，峰-峰值抖動為20.337 ps。

圖9 輸出抖動眼圖曲線

模擬結(jié)果，如圖10所示。輸入頻率為250 MHz，分頻比為8倍頻，輸出頻率為2 GHz。仿真結(jié)果顯示，鎖相環(huán)在0.8 μs鎖定。

圖10 鎖相環(huán)鎖定過程仿真圖

鎖相環(huán)整體電路的性能概括，及與復旦大學的孫曼同學的論文《2-GHz CMOS鎖相環(huán)時鐘發(fā)生器研究與設(shè)計》進行比較，見表1。結(jié)果顯示，所研制的PLL擁有較好的抖動性能。

表1 典型工作頻率(2 GHz)的參數(shù)對比

4 結(jié) 語

在參考傳統(tǒng)鑒頻鑒相器電路結(jié)構(gòu)的基礎(chǔ)上，提出了一種改進型鑒頻鑒相器結(jié)構(gòu)，應用到鎖相環(huán)頻率合成器中，實現(xiàn)了低抖動的效果。采用SMIC公司 0.18 μm CMOS工藝完成芯片。版圖后仿真結(jié)果顯示，新電路功能正確、能夠有效降低壓控振蕩器輸出抖動，峰-峰值抖動為20.337 ps，輸出頻率范圍為1 GHz～3 GHz。

[1] 黃召軍，林武平，李亮，等.一種電荷泵鎖相環(huán)頻率合成器的設(shè)計[J].微電子學與計算機，2009，26(5):183-186.

[2] BEHZAD RAZAVi.模擬CMOS集成電路設(shè)計[M].西安:西安交通大學出版社,2002.

[3] 呂郁.自適應帶寬時鐘發(fā)生器的抖動一致性研究[D].長沙：國防科技大學，2009.

[4] JOHN G MANEATIS.Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques[J].IEEE Solid-State Circuits.1996,31(11):1 723-1 732.

[5] XINTIAN SHI,KILIAN IMFELD,STEVE TANNER,et al.A Low-Jitter and Low-Power CMOS PLL for Clock Multiplication[C]//IEEE Solid-State Circuits Conference.Montreux,2006.

[6] BEHZAD RAZAVI,Challenges in the Design of High-Speed Clock and Data Recovery Circuits[J].IEEE Communication Magazine,2002(8):94-101.

[7] WANLOP SURAKAMPONTORN,CHONBODEECHALERMROONG Y,SUREE BUNJONGJIT.An Analog Sinusoidal Frequency-to-Voltage Converter[J].IEEE Trans.Instrum.Meas.,1991,40(6):925-929.