周小娟

（西安外事學(xué)院 計(jì)算機(jī)中心，陜西 西安 710077）

隨著集成電路技術(shù)的發(fā)展，高速和高密度電路已經(jīng)越來(lái)越多的被應(yīng)用于芯片和電路板設(shè)計(jì)中，然而，在信號(hào)和電源的集成過(guò)程中一些嚴(yán)重的問(wèn)題不斷出現(xiàn)，降低了電路的設(shè)計(jì)效率。人們迫切希望一些先進(jìn)的仿真技術(shù)出現(xiàn)，應(yīng)用這些仿真技術(shù)，可以驗(yàn)證高速信號(hào)對(duì)電路整體產(chǎn)生的各種影響，從而提高設(shè)計(jì)效率。

本文通過(guò)對(duì)大規(guī)模電路設(shè)計(jì)中常用的一種快速瞬變仿真方法--延遲插入法進(jìn)行研究，發(fā)現(xiàn)延遲插入法的算法并不需要復(fù)雜的矩陣操作，這種算法可以進(jìn)行并行運(yùn)算，這正是云計(jì)算的顯著特征。通過(guò)在一個(gè)云計(jì)算系統(tǒng)中運(yùn)行并行分布式延遲插入法的算法，并對(duì)一個(gè)常用的電源分配電路模型進(jìn)行分析，本文得到了新穎的仿真計(jì)算結(jié)果，從而為快速電路的仿真技術(shù)提供了一種新的思路。

1 延遲插入法

延遲插入法是一種以快速瞬變分析中的跳躍算法為基礎(chǔ)的電路仿真方法。不同于傳統(tǒng)的以集成電路為重點(diǎn)的仿真程序需要花費(fèi)很多時(shí)間使用LU分解方法來(lái)分解大規(guī)模的系數(shù)矩陣，延遲插入法的算法不需要直接進(jìn)行矩陣運(yùn)算。并且，延遲插入算法具有計(jì)算效率隨著計(jì)算量線性增長(zhǎng)的特征，和傳統(tǒng)的仿真算法相比，在大規(guī)模電路中延遲插入法具有仿真速度更快的優(yōu)勢(shì)。

延遲插入法的算法要求被分析的電路由分支拓?fù)浣Y(jié)構(gòu)和節(jié)點(diǎn)拓?fù)浣Y(jié)構(gòu)組成。如圖1所示，分支拓?fù)浣Y(jié)構(gòu)由串聯(lián)連接的電阻 Ra，b，電感 La，b，和獨(dú)立的電壓電源 Ea，b 組成，它們被放置在節(jié)點(diǎn)Va和Vb之間。如圖2所示，節(jié)點(diǎn)拓?fù)浣Y(jié)構(gòu)由并行連接的電導(dǎo)Ga，電容Ca和獨(dú)立的電流電源Ha組成，它們各自獨(dú)立的連接在節(jié)點(diǎn)Va和參考節(jié)點(diǎn)之間。本圖中參考節(jié)點(diǎn)為接地節(jié)點(diǎn)。

圖1 適用于延遲插入法的分支拓?fù)浣Y(jié)構(gòu)Fig.1 Branch topology for latency insertion method

圖2 適用于延遲插入法的節(jié)點(diǎn)拓?fù)浣Y(jié)構(gòu)Fig.2 Node topology for latency insertion method

概況起來(lái)，適用于延遲插入法的電路網(wǎng)絡(luò)拓?fù)湫枰獫M足：每個(gè)分支都必須包含一個(gè)電感，每個(gè)節(jié)點(diǎn)必須包含一個(gè)接地電容。這個(gè)電感和電容就是用來(lái)在各自的拓?fù)渲挟a(chǎn)生延遲。使用有限差分法對(duì)分支拓?fù)鋺?yīng)用本基爾霍夫電壓定律（KVL）和對(duì)節(jié)點(diǎn)拓?fù)鋺?yīng)用基爾霍夫電流定律（KCL）[2]，我們可以得到延遲插入算法的如下公式，

上式（1）和（2）中，n 為步長(zhǎng)，Δt為步長(zhǎng)大小，是連接到節(jié)點(diǎn)a的分支個(gè)數(shù)，分支電流的步長(zhǎng)和節(jié)點(diǎn)電壓的步長(zhǎng)相差半步。通過(guò)變換（1），（2）式子，我們可以得到分支電流和節(jié)點(diǎn)電壓的表達(dá)式，

上式（3）和（4）表明分支電流和節(jié)點(diǎn)電壓第（n+1）個(gè)和第（n+1/2）個(gè)步長(zhǎng)的數(shù)值只依賴于它們前一個(gè)步長(zhǎng)的值。因此從計(jì)算開(kāi)始，隨著時(shí)間的持續(xù)，可以累積遞歸計(jì)算出分支電流和節(jié)點(diǎn)電壓在每一個(gè)步長(zhǎng)的值。

通過(guò)公式（3）和（4），我們還可以看出延遲插入法中分支電流和節(jié)點(diǎn)電壓可以被獨(dú)立的表示，并且可以由獨(dú)立的兩個(gè)不同的計(jì)算過(guò)程進(jìn)行計(jì)算。也就是說(shuō)，如果要計(jì)算任意給定步長(zhǎng)的分支電流，單個(gè)分支的電流并不需要參考同一步長(zhǎng)時(shí)其它分支的電流，它只需要參考它自己過(guò)去步長(zhǎng)的電流就可以了。這個(gè)規(guī)律同樣適用于節(jié)點(diǎn)電壓的計(jì)算。因此，對(duì)各個(gè)不同分支電流的計(jì)算和各個(gè)不同節(jié)點(diǎn)電壓的計(jì)算是解耦的，它們可以被并行計(jì)算，這就是所謂的并行分布式延遲插入法。

2 研究方法和數(shù)據(jù)

為了驗(yàn)證并行分布式延遲插入法的有效性，我們?cè)O(shè)想準(zhǔn)備了如圖3所示的一個(gè)平面等效電路，它一共有400個(gè)單元。我們使用波形延遲為0.2 ns，上升時(shí)間為0.1 ns，脈沖寬度為1.0 ns，和振幅為0.05 A的電流作為輸入電流。我們選擇了著名的通用電路模擬程序軟件HSPICE的仿真結(jié)果作為參考，來(lái)比較并行分布式延遲插入法的仿真結(jié)果的有效性。

圖4是HSPICE軟件和并行分布式延遲插入法的瞬態(tài)仿真結(jié)果對(duì)比圖，我們可以看到這兩種仿真方法的結(jié)果基本一致，并行分布式延遲插入算法和HSPICE之間有良好的一致性。這證明了并行分布式延遲插入法的仿真結(jié)果是有效的。

圖3 驗(yàn)證并行分布式延遲插入法的平面等效電路Fig.3 Equivalent plane circuit for validity parallel-distributed latency insertion algorithm

圖4 HSPICE軟件和并行分布式延遲插入法（LIM）的瞬態(tài)仿真結(jié)果對(duì)比圖Fig.4 Transient simulation result comparison of HSPICE and paralleldistributed latency insertion method

為了驗(yàn)證并行分布式延遲插入法的性能，仿真測(cè)試單元數(shù)為1 000 000，400 000和9 000 000的平面電路，來(lái)仿真其瞬態(tài)響應(yīng)。如此大量的測(cè)試單元，如果使用正常的仿真手段，其計(jì)算量將是巨大而漫長(zhǎng)的。延遲插入法的并行分布式特性，使我們想到了借助云計(jì)算系統(tǒng)的集群運(yùn)算來(lái)加速我們的仿真計(jì)算。

通過(guò)使用亞馬遜的云服務(wù)平臺(tái)系統(tǒng)Amazon EC2，這里我們獲得了一個(gè)可以最多提供32個(gè)四核CPU，即128核的云系統(tǒng)。圖5顯示了在不同數(shù)量的CPU核運(yùn)行的情況下，計(jì)算時(shí)間的變化。我們可以看到在核數(shù)目增加到32個(gè)CPU核之前，計(jì)算時(shí)間隨著核的數(shù)目增加而單調(diào)遞減，在32個(gè)CPU核數(shù)目之后計(jì)算時(shí)間沒(méi)有大的變化。圖6顯示了運(yùn)算加速率和CPU核數(shù)目之間的關(guān)系。我們可以看到在CPU核數(shù)目增加到32個(gè)之前，計(jì)算加速率在線性增長(zhǎng)，在32個(gè)CPU核之后，加速率沒(méi)有大幅變化并且變化顯得沒(méi)有規(guī)律。

圖5和圖6的分析結(jié)果告訴我們，32個(gè)CPU核的計(jì)算時(shí)間比單個(gè)核的計(jì)算時(shí)間快25倍左右。盡管在CPU核的數(shù)目增加超過(guò)32個(gè)后，計(jì)算時(shí)間變化無(wú)規(guī)律，但總體上都是圍繞在32個(gè)CPU核的計(jì)算時(shí)間的周?chē)?。我們可以認(rèn)為，計(jì)算速度的加速率在CPU核的數(shù)目增加到32個(gè)之后，CPU和內(nèi)存之間數(shù)據(jù)傳輸遇到了瓶頸，并不能單純的依靠增加CPU核的數(shù)目來(lái)提高計(jì)算性能。作為一個(gè)結(jié)果，我們可以認(rèn)為在理想情況下，即CPU的數(shù)目和內(nèi)存的配置達(dá)到了最優(yōu)，云計(jì)算系統(tǒng)的計(jì)算性能隨著CPU的數(shù)量增加而單調(diào)增加。圖5和圖6的仿真數(shù)據(jù)同時(shí)說(shuō)明在仿真大規(guī)模電路時(shí)并行分布式延遲插入法的性能是高效的。

圖5 運(yùn)算時(shí)間和CPU核數(shù)目對(duì)比圖Fig.5 Execution time vs number of cores

圖6 運(yùn)算加速率和CPU核數(shù)目對(duì)比圖Fig.6 Speed up ratio vs number of cores

3 結(jié) 論

本文通過(guò)對(duì)延遲插入法進(jìn)行研究，推導(dǎo)出了大規(guī)模電路中分支電流和節(jié)點(diǎn)電壓的仿真計(jì)算公式，并且發(fā)現(xiàn)了對(duì)不同的分支電流和節(jié)點(diǎn)電壓其可以并行計(jì)算的特征。通過(guò)和通用電路模擬程序軟件HSPICE的仿真結(jié)果進(jìn)行比較，驗(yàn)證了延遲插入法仿真結(jié)果是有效的。通過(guò)在云計(jì)算系統(tǒng)上應(yīng)用延遲插入法對(duì)超大規(guī)模平面電路進(jìn)行仿真計(jì)算，驗(yàn)證了延遲插入法的計(jì)算性能是高效的。通過(guò)延遲插入法和云計(jì)算系統(tǒng)的結(jié)合來(lái)仿真大規(guī)模快速電路是有效，高效和可行的。

[1]張松蘭.仿真軟件在電路仿真中的應(yīng)用[J].蚌埠學(xué)院學(xué)報(bào)，2013（3）:1-2.ZHANG Song-lan.Application of simulation software in electric circuit[J].Journal of Bengbu College，2013（3）:1-2.

[2]張雷雷，沈海斌.新型振蕩采樣隨機(jī)源電路與快速仿真[J].半導(dǎo)體技術(shù)，2011，36（4）:307-308 ZHANG Lei-lei，SHEN Hai-bin.New oscillator-based random source circuit and fast simulation[J].Semiconductor Technology，2011，36（4）:307-308.

[3]李勇峰，黃娟，王龍業(yè)，等.基于HSPICE的基準(zhǔn)電壓源的分析與仿真[J].西藏科技，2012（4）:75-76.LI Yong-feng，HUANG Juan，WANG Long-ye，et al.Analysis and simulation based on HSPICE voltage reference[J].Tibet’s Science and Technology，2012（4）:75-76.

[4]張新玲，張東，曹玲玲，等.云計(jì)算虛擬化平臺(tái)性能研究[J].軟件導(dǎo)刊，2013（11）:1-2.ZHANG Xin-ling，ZHANG Dong，CAO Ling-ling，et al.Research of cloud computing virtualization platform performance[J].Software Guide，2013（11）:1-2.

[5]林軍青，林錦賢.面向云計(jì)算的服務(wù)性能模型研究[J].電子設(shè)計(jì)工程，2011（19）:22-23.LIN Jun-qing，LIN Jin-xian.Research on a service performance model orienting cloud computing[J].Electronic Design Engineering，2011（19）:22-23.

[6]王秀梅.LabVIEW在模擬電子電路設(shè)計(jì)與仿真中的應(yīng)用[J].電腦知識(shí)與技術(shù)，2013，9（18）:4328-4329.WANG Xiu-mei.LabVIEW applications in analog electronic circuit design and simulation[J].Computer Knowledge and Technology，2013，9（18）:4328-4329.

[7]楊文志.云計(jì)算技術(shù)指導(dǎo)南[M].北京:北京工業(yè)出版社，2010.