陳 雷，黃仰博，葛 銳，歐 鋼

（國防科技大學(xué) 電子科學(xué)與工程學(xué)院，長沙 410073）

1 引言

隨著集成電路（integrated circuit，IC）設(shè)計(jì)規(guī)模日益增大，制造水平逐步提升，其仿真驗(yàn)證成為了當(dāng)前IC設(shè)計(jì)的主要瓶頸之一。硬件加速器強(qiáng)大的仿真速度和查錯(cuò)能力使之成為大規(guī)模設(shè)計(jì)驗(yàn)證的優(yōu)秀解決方案之一［1］?？v觀全球，隨著全球定位、導(dǎo)航服務(wù)需求飛速增長，用戶對(duì)定位精度、接收機(jī)各方面性能都提出更高的要求。同時(shí)，包括北斗衛(wèi)星導(dǎo)航系統(tǒng)（BeiDou navigation satellite system，BDS）、全球定位系統(tǒng)（global positioning system，GPS）和伽利略衛(wèi)星導(dǎo)航系統(tǒng)（Galileo navigation satellite system，Galileo）在內(nèi)的全球衛(wèi)星導(dǎo)航系統(tǒng)（global navigation satellite system，GNSS）逐漸采用新型信號(hào)結(jié)構(gòu)和新調(diào)制方式［2－3］，這使得接收機(jī)基帶數(shù)據(jù)處理的通道數(shù)倍增。為了適應(yīng)如同復(fù)合二進(jìn)制偏移載波（composite binary offset carrier，CBOC）信號(hào)、時(shí)分二進(jìn)偏移載波（time multiplexed binary offset carrier，TMBOC）信號(hào)、改進(jìn)的二進(jìn)制偏移載波（alternate binary offset carrier，AltBOC）等調(diào)制的新體制信號(hào)的接收［4－5］，其捕獲跟蹤算法的復(fù)雜度也逐漸提高，這對(duì)接收機(jī)基帶處理芯片的設(shè)計(jì)提出了更高要求。當(dāng)前，主流的集成電路功能仿真驗(yàn)證方法依舊是動(dòng)態(tài)模擬仿真，即產(chǎn)生測試向量，并將測試向量加載到設(shè)計(jì)上，通過硬件描述語言（hardware description language，HDL）模擬器得到測試結(jié)果。將這些結(jié)果與參考結(jié)果相比較，以此來驗(yàn)證設(shè)計(jì)的正確性。然而，軟件模擬器進(jìn)的仿真速度會(huì)隨著設(shè)計(jì)規(guī)模的急劇增大迅速降低。在PentiumⅣ的設(shè)計(jì)驗(yàn)證中，Intel公司使用了6 000個(gè)節(jié)點(diǎn)的PC Farm進(jìn)行仿真，而測試的向量不過相當(dāng)于實(shí)際系統(tǒng)運(yùn)行2min所執(zhí)行的測試向量［6］。

隨著數(shù)字集成電路模塊化，設(shè)計(jì)由很多IP核（intellectual property core，IP Core）幫助完成，芯片功能日益復(fù)雜，芯片的 “流片”成本越來越昂貴，一次 “流片”甚至需要上百萬美元。為保證設(shè)計(jì)出的芯片性能是理想的，必須在流片前進(jìn)行全面的有效的驗(yàn)證。當(dāng)前，IC設(shè)計(jì)已經(jīng)實(shí)現(xiàn)了標(biāo)準(zhǔn)化，而驗(yàn)證設(shè)計(jì)還沒有一個(gè)規(guī)范的標(biāo)準(zhǔn)，其效率和速度還有很大的提升空間。根據(jù)系統(tǒng)完備性計(jì)算公式，假設(shè)每個(gè)IP有一個(gè)缺陷且導(dǎo)致系統(tǒng)5%的缺陷，那么10個(gè)IP缺陷將導(dǎo)致整個(gè)系統(tǒng)的完備性降為（95%）10＝59.9%。因此一個(gè)完備的仿真對(duì)于IC設(shè)計(jì)是至關(guān)重要的。

當(dāng)前主流的仿真手段主要有：軟件仿真、硬件加速仿真器和現(xiàn)場可編程門陣列（field－programmable gate array，F(xiàn)PGA）在線仿真。軟件仿真主要依賴 ModelSim、NC－Sim、ISE－Simulation等工具，其特點(diǎn)是調(diào)試方便，可見波形數(shù)量多，采樣點(diǎn)數(shù)沒有限制，瀏覽方便，但速度較慢，目前只有kHz量級(jí)。FPGA在線仿真速度最快、價(jià)格較便宜，但對(duì)于調(diào)試和故障排查非常不方便，需要添加Chip－Scope抓取波形，每改一次抓取信號(hào)就必須重新編譯、布局、布線、生成二進(jìn)制文件，對(duì)于稍微復(fù)雜的工程設(shè)計(jì)，一次流程就是幾個(gè)小時(shí)，且抓取波形數(shù)量、長度都受到器件和內(nèi)核空間制約（最長只有131 072點(diǎn)）。這對(duì)于故障調(diào)試、信號(hào)分析非常不利。硬件仿真加速器兼具了以上兩種仿真方法的優(yōu)點(diǎn)：調(diào)試方便、可見波形數(shù)量多、采樣點(diǎn)數(shù)沒有限制，可見波形長度沒有限制、不需要綜合布局布線，編譯上線快、仿真速度快（相對(duì)軟件仿真而言）通常在MHz級(jí)。對(duì)于設(shè)計(jì)師來說，最方便的是可以設(shè)置觸發(fā)條件（斷點(diǎn)），讓程序在仿真觸發(fā)條件滿足時(shí)暫停，并可從斷點(diǎn)處繼續(xù)運(yùn)行，這是前兩種仿真手段所無法達(dá)到的，但其成本是三種仿真方法中最貴的。因此，中小規(guī)模的IC設(shè)計(jì)可以采用軟件仿真；而中大規(guī)?；驁F(tuán)隊(duì)在多地點(diǎn)共同設(shè)計(jì)的情況更適合用硬件加速器［7］。本文所設(shè)計(jì)的驗(yàn)證平臺(tái)主要采用Cadence公司推出的 Cadence?Incisive?Palladium?Ⅲ硬件加速器仿真器，其外形如圖1所示。

圖1 Palladium?Ⅱ加速器／仿真器

該仿真平臺(tái)是業(yè)界第一個(gè)結(jié)合了高性能系統(tǒng)級(jí)驗(yàn)證自動(dòng)化和驗(yàn)證管理、快速設(shè)計(jì)輪轉(zhuǎn)，同時(shí)適合系統(tǒng)級(jí)芯片各個(gè)階段設(shè)計(jì)及驗(yàn)證的硬件輔助驗(yàn)證解決方案。實(shí)現(xiàn)了所有工程設(shè)計(jì)和功能驗(yàn)證的硬件、軟件以及全系統(tǒng)確認(rèn)的自動(dòng)化［8］。如表1所示，相比PalladiumⅡ，PalladiumⅢ的運(yùn)行時(shí)間性能提升近1倍，調(diào)試環(huán)境優(yōu)越。復(fù)雜設(shè)計(jì)的仿真速度接近2MHz，比普通仿真的性能高100萬倍［8］。

表1 PalladiumⅢ與上一代系統(tǒng)的運(yùn)行時(shí)間性能對(duì)比（倍數(shù)）［9］

圖2給出了大系統(tǒng)仿真速率（emulation）和軟件仿真（simulation）隨著規(guī)模增大變化曲線［9］。由圖2可知，Palladium仿真時(shí)效性能并不隨硬件規(guī)模增大而降低，而傳統(tǒng)的仿真性能隨著規(guī)模增大成比例的下降。對(duì)于10MHz規(guī)模的IC仿真，Palladium仿真效率相對(duì)傳統(tǒng)仿真可提1 000萬倍。

圖2 大規(guī)模設(shè)計(jì)的在線仿真效能相比傳統(tǒng)仿真提升10 000～1 000 000倍

2 基于Palladium加速器的衛(wèi)星導(dǎo)航接收機(jī)通用驗(yàn)證平臺(tái)基本框圖

基于Palladium加速器的衛(wèi)星導(dǎo)航接收機(jī)通用驗(yàn)證平臺(tái)主要由本地服務(wù)器、衛(wèi)星信號(hào)模擬器、Palladium硬件加速器組成。其基本框圖如下圖3所示：

圖3 衛(wèi)星導(dǎo)航接收機(jī)通用驗(yàn)證平臺(tái)基本框圖

其中本地服務(wù)器的主要功能是完成測試向量的配置、初始化參數(shù)設(shè)置、啟動(dòng)控制Palladium設(shè)備上傳波形以及檢查確認(rèn)。

衛(wèi)星信號(hào)模擬器的主要功能是產(chǎn)生導(dǎo)航接收機(jī)所需要的各類導(dǎo)航衛(wèi)星信號(hào)。特別的對(duì)于多體制導(dǎo)航接收機(jī)設(shè)計(jì)驗(yàn)證，信號(hào)生成器可以模擬產(chǎn)生實(shí)時(shí)的GPS、Galileo的民用信號(hào)以及BDS的軍、民用衛(wèi)星信號(hào)。并將產(chǎn)生的中頻或者基帶信號(hào)直接輸出給Palladium加速器中的待測模塊。

Palladium硬件加速器的主要功能是將測試工程導(dǎo)入設(shè)備，通過中央處理器（central processing unit，CPU）陣列模擬專用集成電路（application specific integrated circuit，ASIC）的基本單元，通過硬件電路實(shí)現(xiàn)邏輯功能的加速仿真驗(yàn)證。并將測試狀態(tài)及結(jié)果實(shí)時(shí)輸出給本地服務(wù)器，并在觸發(fā)點(diǎn)處采集內(nèi)部信號(hào)波形上傳。

3 基于Palladium加速器的衛(wèi)星導(dǎo)航接收機(jī)通用驗(yàn)證平臺(tái)運(yùn)行策略

3.1 實(shí)時(shí)數(shù)據(jù)生成策略

如圖4所示，實(shí)時(shí)數(shù)據(jù)生成策略是通過軟件定義的信號(hào)生成單元，配置衛(wèi)星參數(shù)，啟動(dòng)并生成1ms的BDS某顆衛(wèi)星某頻點(diǎn)中頻信號(hào)的數(shù)據(jù)。

信號(hào)生成單元在存儲(chǔ)區(qū)設(shè)定標(biāo)志位，當(dāng)數(shù)據(jù)生成完畢并且未被提取存在的時(shí)候，標(biāo)志位為1，生成器停止并等待數(shù)據(jù)提?。划?dāng)數(shù)據(jù)被提取完畢后，標(biāo)志位清除，數(shù)據(jù)生成單元繼續(xù)生成下1ms中頻數(shù)據(jù)。

圖4 導(dǎo)航衛(wèi)星信號(hào)模擬單元實(shí)時(shí)數(shù)據(jù)生成策略示意圖

如圖5所示，由于數(shù)據(jù)生成需要一定的運(yùn)行時(shí)間，等待數(shù)據(jù)提取也需要一定的時(shí)間，為了使輸入Palladium仿真器的數(shù)據(jù)保持連續(xù)，必須采取乒乓操作的策略。數(shù)據(jù)生成器設(shè)置2個(gè)1ms的數(shù)據(jù)存儲(chǔ)區(qū)A和B，當(dāng)仿真器從存儲(chǔ)區(qū)調(diào)去數(shù)據(jù)文件A的同時(shí)，生成單元產(chǎn)生下一個(gè)1ms數(shù)據(jù)文件B，產(chǎn)生完畢后提示等待提取數(shù)據(jù)。前1ms數(shù)據(jù)文件A調(diào)用完畢并將標(biāo)志位清0后，生成單元再產(chǎn)生下1ms數(shù)據(jù)生成并存儲(chǔ)于A文件。標(biāo)志位A置1。仿真器讀完B文件后再切換到文件A。

圖5 數(shù)據(jù)生成單元乒乓操作示意圖

3.2 Palladium數(shù)據(jù)讀取策略

Palladium仿真驗(yàn)證平臺(tái)數(shù)據(jù)讀取策略如圖6所示，Palladium讀取文件時(shí)，首先調(diào)用A文件，并將A文件中的數(shù)據(jù)置入仿真測試激勵(lì)中定義的虛擬隨機(jī)存取存儲(chǔ)器（random access memory RAM）中，通過測試模塊將數(shù)據(jù)輸入待測模塊。A文件數(shù)據(jù)讀取完畢后產(chǎn)生page＿switch標(biāo)志，調(diào)取文件B，并將A文件標(biāo)志位清零。測試激勵(lì)讀入數(shù)據(jù)后，將數(shù)據(jù)分別送入捕獲模塊和跟蹤模塊。于此同時(shí)，本地碼生成模塊也將通過測試激勵(lì)將本地碼加載到捕獲跟蹤通道中。

圖6 Palladium仿真平臺(tái)數(shù)據(jù)讀取策略

其中，捕獲模塊通過移位相關(guān)累加后搜索最大值對(duì)應(yīng)碼片，獲得捕獲結(jié)果，并將捕獲結(jié)果送入跟蹤單元，跟蹤單元轉(zhuǎn)換捕獲結(jié)果后進(jìn)行精細(xì)跟蹤。具體算法及實(shí)現(xiàn)不在此贅述。

4 芯片仿真驗(yàn)證流程與結(jié)果

4.1 芯片方針驗(yàn)證流程

為了驗(yàn)證芯片設(shè)計(jì)的功能和性能，有必要對(duì)芯片進(jìn)行全面細(xì)致的仿真。正如引言中所述，任何一個(gè)細(xì)小的錯(cuò)誤，其迭代的結(jié)果對(duì)系統(tǒng)完備性的影響是非差嚴(yán)重的，并且對(duì)于接收機(jī)芯片設(shè)計(jì)來說也是必須避免的。這就要求對(duì)芯片的功能仿真和性能仿真必須準(zhǔn)確且完備。對(duì)于衛(wèi)星導(dǎo)航接收機(jī)基帶芯片來說，有非常多的功能和性能項(xiàng)目需要仿真驗(yàn)證，由于本文側(cè)重于介紹芯片研發(fā)所使用的Palladium仿真驗(yàn)證平臺(tái)的設(shè)計(jì)，故在此僅對(duì)芯片仿真驗(yàn)證的主要流程進(jìn)行介紹，完備的功能性能驗(yàn)證不在此贅述。采用Palladium硬件加速器的衛(wèi)星導(dǎo)航接收機(jī)通用驗(yàn)證平臺(tái)運(yùn)行流程圖如圖7所示。

圖7 芯片仿真驗(yàn)證流程圖

芯片仿真驗(yàn)證的主要流程依次為：測試向量生成、控制器參數(shù)配置、導(dǎo)入待測工程、設(shè)置觸發(fā)條件、啟動(dòng)Palladium加速器、數(shù)據(jù)移入（同時(shí)生成下一段數(shù)據(jù)）、Palladium仿真進(jìn)行、捕獲觸發(fā)條件滿足后暫停、上傳波形、輸出捕獲結(jié)果、捕獲結(jié)果判定、啟動(dòng)跟蹤、跟蹤觸發(fā)條件滿足、輸出數(shù)據(jù)并繪制相關(guān)峰、根據(jù)相關(guān)峰判定跟蹤結(jié)果。

4.2 具體驗(yàn)證步驟

1）測試向量生成

測試激勵(lì)生成并會(huì)同待測模塊共同編譯。現(xiàn)實(shí)情況下的數(shù)字信號(hào)處理器（digital signal processor，DSP）完成的功能在此由RTL實(shí)現(xiàn)的微處理器（advanced reduced instruction set computer machines，ARM）核實(shí)現(xiàn)，完成總線控制信號(hào)的產(chǎn)生和控制，集成在處理器子模塊中。配置好Palladium工程編譯所需要的各類IP庫，將測試工程代碼和測試激勵(lì)在服務(wù)器中進(jìn)行工程編譯。此階段可驗(yàn)證代碼語法的正確性，如果編譯工具報(bào)告錯(cuò)誤，則返回上一步驟修改后重新上傳編譯。

2）控制器參數(shù)配置

控制器參數(shù)通過Metrowerks Code Warrior for ARM Developer Suite軟件配置信號(hào)類型、總線地址譯碼、寄存器讀寫以及捕獲、跟蹤通道的相關(guān)參數(shù)。具體過程不再贅述。將編譯后將產(chǎn)生hex文件存放于服務(wù)器中，啟動(dòng)Palladium工程后將加載上述配置文件。

3）導(dǎo)入待測工程

通過工具命令語言（tool command language，TCL）啟動(dòng)Palladium工程的用戶界面，導(dǎo)入預(yù)先設(shè)定好的工程腳本，系統(tǒng)將按照腳本配置好仿真所需的各類數(shù)據(jù)、代碼文件的路徑和參數(shù)。

4）信號(hào)仿真啟動(dòng)

待測工程導(dǎo)入完畢后，啟動(dòng)Matlab定義的數(shù)據(jù)生成單元，根據(jù)需要模擬的信號(hào)類型配置相關(guān)參數(shù)，并開始運(yùn)行，生成數(shù)據(jù)文件。待乒乓操作的2組數(shù)據(jù)都生成完畢，即Matlab軟件界面給出等待用戶提取數(shù)據(jù)的提示時(shí)，可啟動(dòng)Palladium工程。

5）設(shè)置觸發(fā)條件并啟動(dòng)Palladium加速器

在Palladium硬件加速仿真驗(yàn)證軟件界面中的SDL Editor中，修改所需要的觸發(fā)條件。這類似于Chip－Scope中的觸發(fā)條件，不同點(diǎn)在于Palladium仿真既可以在觸發(fā)條件處上傳波形，又可以在觸發(fā)條件處暫定整個(gè)工程的運(yùn)行，這是硬件調(diào)試無法完成的。并且Palladium仿真可在工程仿真過程中隨時(shí)暫定并修改觸發(fā)條件。

6）條件觸發(fā)、上傳波形

相對(duì)于Chip－Scope中抓取實(shí)際數(shù)據(jù)波形而言，Palladium硬件加速仿真的優(yōu)勢在于它的可見波形多，容量大。在Palladium仿真過程中，可以看到代碼中的所有信號(hào)的波形，并且能夠逐段上傳波形，而在Chip－Scope中，受制于FPGA硬件規(guī)模和工程規(guī)模，抓取的波形數(shù)量是有限的，抓取數(shù)據(jù)長度也是有限的；相對(duì)于Modersim、NCSim等軟件仿真而言，Palladium硬件加速仿真的優(yōu)勢在于它的仿真速度急快?；贑PU模擬ASIC最小邏輯單元的原理，Palladium仿真雖然無法達(dá)到FPGA片上實(shí)際運(yùn)行的時(shí)鐘速率，但相對(duì)NCSim仿真提高了1 000倍［10］。

當(dāng)Palladium工程滿足觸發(fā)條件，會(huì)在觸發(fā)條件設(shè)置處（相當(dāng)于C程序中的斷點(diǎn)）中止運(yùn)行，停等待用戶響應(yīng)。此時(shí)，可通過腳本上傳觸發(fā)條件滿足后任意時(shí)間長度的數(shù)據(jù)波形。通過Sim－Vision軟件可以查看波形和仿真結(jié)果。

7）獲得捕獲測試結(jié)果

捕獲結(jié)果可以實(shí)時(shí)輸出，也可以通過設(shè)置觸發(fā)條件中止仿真并上傳波形后通過波形數(shù)據(jù)找到數(shù)字接收機(jī)捕獲模塊的計(jì)算結(jié)果。Palladium仿真平臺(tái)中的數(shù)字接收機(jī)將該捕獲結(jié)果轉(zhuǎn)換后送入跟蹤通道，跟蹤通道通過捕獲結(jié)果修正相關(guān)峰的搜索范圍。

8）獲得跟蹤測試結(jié)果

調(diào)整處理器配置參數(shù)，將BDS某頻點(diǎn)信號(hào)的捕獲結(jié)果作為跟蹤仿真的輸入，同時(shí)推算跟蹤模塊本地碼生成模塊的起始時(shí)間，配置相關(guān)參數(shù)后，以相關(guān)值計(jì)算完畢為觸發(fā)條件，運(yùn)行Palladium仿真系統(tǒng)，進(jìn)行跟蹤通道的仿真測試。

觸發(fā)條件滿足后Palladium通過腳本指令將數(shù)據(jù)上傳至服務(wù)器中，并通過Matlab啟動(dòng)相關(guān)值轉(zhuǎn)換并繪圖，如圖8所示。由圖可知，當(dāng)前相關(guān)值偏移約為2個(gè)碼片，這和設(shè)置的本地碼起始時(shí)間有對(duì)應(yīng)關(guān)系。

圖8 第一次跟蹤獲得相關(guān)峰

根據(jù)相關(guān)峰偏移量，將處理器中配置的本地碼起始時(shí)間提早2個(gè)碼片，再次仿真，獲得正確的跟蹤結(jié)果。其相關(guān)峰如圖9所示。

圖9 相關(guān)峰：起始時(shí)間修正后的跟蹤結(jié)果

根據(jù)用戶需要，還可以將相關(guān)峰繪圖配置為準(zhǔn)實(shí)時(shí)模式，自動(dòng)上傳相關(guān)值計(jì)算結(jié)果并繪圖，類似于接收機(jī)監(jiān)控軟件監(jiān)視相關(guān)峰的工作場景。

接收機(jī)對(duì)BDS該頻點(diǎn)信號(hào)的捕獲和跟蹤完成，仿真試驗(yàn)結(jié)束。

4.3 仿真結(jié)果分析

通過以上仿真驗(yàn)證流程，完成了BDS某頻點(diǎn)接收通道捕獲和跟蹤功能的快速仿真驗(yàn)證。相比ISim或NC－Sim仿真，Palladium平臺(tái)的仿真速度有成倍數(shù)的提高，其方便靈活地觸發(fā)條件設(shè)置功能使得仿真驗(yàn)證更加方便快捷，實(shí)驗(yàn)結(jié)果更加直觀清晰。若仿真驗(yàn)證發(fā)現(xiàn)錯(cuò)誤，修改代碼后重新編譯仿真也僅僅需要數(shù)分鐘的時(shí)間，而ISE重新生成bit文件上板調(diào)試往往需要數(shù)小時(shí)甚至一天時(shí)間，相比之下其仿真測試的效率有了明顯提高。此外還可通過改變信號(hào)模擬器的相關(guān)參數(shù)，方便地測試接收機(jī)在不同多普勒頻移條件下的捕獲性能等。以上實(shí)驗(yàn)的結(jié)果證明了采用Palladium仿真驗(yàn)證平臺(tái)設(shè)計(jì)的可行性以及所驗(yàn)證的衛(wèi)星導(dǎo)航接收機(jī)基帶芯片捕獲和跟蹤的功能正確性。

5 結(jié)論

通過本文介紹以及實(shí)例講解，體現(xiàn)了采用Palladium硬件加速器的衛(wèi)星導(dǎo)航接收機(jī)通用驗(yàn)證平臺(tái)設(shè)計(jì)的實(shí)用價(jià)值。該平臺(tái)的搭建顯著提高了數(shù)字接收機(jī)仿真驗(yàn)證效率，大大加快了導(dǎo)航接收機(jī)功能驗(yàn)證的速度。其靈活方便的觸發(fā)條件配置和強(qiáng)大的波形查閱能力使得代碼功能測試驗(yàn)證更加全面，特別是對(duì)于數(shù)字接收機(jī)基帶處理芯片的開發(fā)，降低了芯片設(shè)計(jì)的風(fēng)險(xiǎn)，縮短了IC研發(fā)周期，確保了芯片原型設(shè)計(jì)的成功，加速產(chǎn)品的面世和升級(jí)。

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