劉 肅，閆勝剛，王 永

(蘭州大學(xué)微電子所，蘭州730000)

隨著高速芯片的快速發(fā)展，系統(tǒng)工作頻率和布線密度的不斷提高［1］，信號(hào)網(wǎng)絡(luò)的反射、串?dāng)_、振鈴效應(yīng)越來(lái)越明顯，電源網(wǎng)絡(luò)的同步時(shí)序開關(guān)噪聲、過(guò)沖、地彈等各種電源噪聲也越來(lái)越嚴(yán)重;隨著工作電壓的不斷降低，電源和信號(hào)的噪聲容限［1］卻在不斷變小。這樣在大量高速開關(guān)器件切換狀態(tài)時(shí)，就會(huì)產(chǎn)生噪聲，干擾芯片的正常工作，嚴(yán)重時(shí)可能造成誤操作，甚至損壞芯片。

本文以一個(gè)8層的PCB和2層的PKG(Package)為研究對(duì)象，仿真板上供給到存儲(chǔ)器上的電源和信號(hào)，針對(duì)網(wǎng)絡(luò)中的完整性問題，采用合適的修改措施，使其能為存儲(chǔ)器提供干凈理想的電源和信號(hào)［2］，保證存儲(chǔ)器的正常工作。塊組成［3］，具體結(jié)構(gòu)如圖1所示，每個(gè)模塊都需要電源不斷的提供驅(qū)動(dòng)電荷，同時(shí)相互之間需要信號(hào)線進(jìn)行信息傳遞。本文只考慮控制器和存儲(chǔ)塊上的電源網(wǎng)絡(luò)阻抗，以及控制器到存儲(chǔ)塊之間的數(shù)據(jù)、命令、地址線上的噪聲效應(yīng)。

圖1 存儲(chǔ)器電路結(jié)構(gòu)

1 存儲(chǔ)器結(jié)構(gòu)

2 電源配送網(wǎng)絡(luò)

存儲(chǔ)器的工作主要由微處理器、控制器和存儲(chǔ)

存儲(chǔ)器上電源網(wǎng)絡(luò)的作用是為系統(tǒng)內(nèi)晶體管提供足夠的電荷，理想的電源網(wǎng)絡(luò)沒有阻抗，電壓源能為晶體管提供足夠的電荷［4］。實(shí)際中電源配送網(wǎng)絡(luò)在不同頻率時(shí)，存在不同的輸入阻抗，當(dāng)瞬時(shí)大電流通過(guò)時(shí)，會(huì)產(chǎn)生電壓降和電壓波動(dòng)。配送到控制器和存儲(chǔ)塊上的高頻電源網(wǎng)絡(luò)結(jié)構(gòu)如圖2所示，由穩(wěn)壓塊、去耦電容、平面對(duì)和芯片網(wǎng)格組成。VRM(Voltage Regulator Module)的頻率范圍為0～1 kHz，電解電容的頻率范圍為1 kHz～1 MHz，貼片電容的頻率范圍為1 MHz～100 MHz(現(xiàn)在也有可用于更高頻率的貼片電容)，平面對(duì)的頻率范圍在100 MHz以上［1］。

圖2 電源網(wǎng)絡(luò)結(jié)構(gòu)組成圖

存儲(chǔ)器的工作方式?jīng)Q定了電源網(wǎng)絡(luò)的配送方式，供給到存儲(chǔ)塊上的電源直接給內(nèi)部的晶體管充放電，供給到控制器上電源通過(guò)封裝主板與存儲(chǔ)塊通信。在此分別稱為內(nèi)核電路和I/O電路。

內(nèi)核電路的工作方式如圖3所示，L1和L2為電源網(wǎng)絡(luò)上輸入路徑和返回路徑的感抗，U1為開關(guān)，在開關(guān)打開的瞬間，為了保證晶體管高速改變狀態(tài)，瞬時(shí)必須提供足夠大的電流，而L1限制了電流的瞬間增大，使一部分電壓落在電感上，降低了充電電壓，延緩了充電時(shí)間，若同時(shí)有多個(gè)開關(guān)打開，則瞬時(shí)需要更大的電流為晶體管充電，電感的壓降增大，充電時(shí)間進(jìn)一步增長(zhǎng)。

圖4 為分別同時(shí)打開 1、2、4、6、8、10 個(gè)晶體管的仿真結(jié)果，可見在不同的電流噪聲下，電源網(wǎng)絡(luò)的阻抗不同程度的降低了供電電壓。在放電時(shí)地線網(wǎng)絡(luò)上的L2會(huì)有同樣的效果。

圖3 內(nèi)核電路簡(jiǎn)化結(jié)構(gòu)

圖4 內(nèi)核電路充電時(shí)PDN上的電壓噪聲

I/O電路的工作方式如圖5所示，連接I/O電路傳輸線的特征阻抗為了端口匹配是一定的，輸入傳輸線的電壓根據(jù)電壓分配定律vo=zT/zI可得，如果同時(shí)要開通多個(gè)晶體管，就需要多條傳輸線，傳輸線越多并聯(lián)阻抗降低，相應(yīng)分配的電壓降低，這樣輸出電壓波形退化，可能引發(fā)誤操作或延緩觸發(fā)事件［5］。減小電源網(wǎng)絡(luò)上的阻抗可使傳輸線上分配應(yīng)有的電壓，避免誤操作。由于并聯(lián)傳輸線阻抗降低分配同樣的電壓所需的電流增大，同樣電感會(huì)抑制瞬態(tài)大電流，減緩電壓的上升時(shí)間。

圖5 I/O電路簡(jiǎn)化結(jié)構(gòu)

圖6為同時(shí)給1、2、4、6條傳輸線供電時(shí)的仿真結(jié)果，隨著傳輸線的增多，由分壓定律可見電壓退化非常明顯，這樣給多條傳輸線供電時(shí)顯然會(huì)引發(fā)誤操作。

圖6 I/O電路傳輸線上分配的分壓

圖7為減小PDN(Power Distribution Network)的阻抗后的仿真結(jié)果，隨著傳輸線數(shù)目的增多，電壓退化作用減小，但是由于瞬時(shí)電流的增大，PDN上的電感效應(yīng)增強(qiáng)，電壓的上升時(shí)間延緩。

圖7 I/O電路降低PDN阻抗后傳輸線上的電壓圖

由此可見，不夠理想的電源網(wǎng)絡(luò)可能延緩晶體管的充放電時(shí)間，引發(fā)誤操作，過(guò)沖損壞晶體管等問題。

3 電源完整性分析

由上述電源網(wǎng)絡(luò)的分析可知同步開關(guān)噪聲、地彈噪聲、過(guò)沖現(xiàn)象等各種問題的最終原因是電源網(wǎng)絡(luò)入射線和地線的電感作用抑制了電流的瞬時(shí)變化。為消除電感的影響，在不同位置加去耦電容及時(shí)提供足夠的電荷，防止電壓降以及電壓波動(dòng)。而在引入去耦電容時(shí)由于電容引線上存在電感，若此電感上的壓降較大，則引入的去耦電容可能毫無(wú)意義。由貼片電容的封裝可知電容值的大小和引線電感值成正比關(guān)系，這樣在靠近高頻IC端只能接很小的去耦電容，盡管小電容的穩(wěn)壓作用有限，需要外部網(wǎng)絡(luò)不斷的給小電容充電，但是降低了外部網(wǎng)絡(luò)的工作頻率，這樣外部電源網(wǎng)絡(luò)上就可以接更大一點(diǎn)的去耦電容，如此這樣隨著電源網(wǎng)絡(luò)距IC的距離的增加，所加的去耦電容值也不斷加大。在高頻PCB設(shè)計(jì)中電源地平面對(duì)有著不可替代的作用，臨近的電源地平面的電容作用可有效的穩(wěn)定電壓。但是這種結(jié)構(gòu)相當(dāng)于無(wú)數(shù)個(gè)小電感和電容的串并聯(lián)會(huì)形成諧振腔，諧振電壓波會(huì)在平面內(nèi)傳播形成駐波，對(duì)臨近的電路和信號(hào)產(chǎn)生干擾［6］。因此有效的消除諧振是合理應(yīng)用平面電源網(wǎng)絡(luò)結(jié)構(gòu)的關(guān)鍵。

在電源網(wǎng)絡(luò)設(shè)計(jì)中，添加去耦電容可以供給瞬時(shí)電流，但是在特定頻率下電容和電感發(fā)生諧振，這樣不僅不能提供電荷反而會(huì)增大阻抗。因此在加去耦電容時(shí)要特別注意添加位置以及電容值的大小，避免諧振。添加去耦電容以及采用平面網(wǎng)絡(luò)最終的目的是能為用電器提供穩(wěn)定的電壓。檢驗(yàn)PDN上去耦電容的添加及平面放置的合理性可以從IC端測(cè)試PDN的阻抗來(lái)判斷，由ΔV=Z×dI/dt可知在瞬時(shí)電流一定的情況下電壓噪聲和阻抗有關(guān)，因此PDN的設(shè)計(jì)要盡量減小阻抗，降低電壓噪聲，通常用電器的電壓噪聲容限為5%。由于在電源網(wǎng)絡(luò)的不同位置工作頻率不一樣，因此在不同位置根據(jù)工作頻率和電壓噪聲容限可計(jì)算出來(lái)一個(gè)最大可允許阻抗及目標(biāo)阻抗，圖8所示為不同位置的工作頻率以及相應(yīng)頻率下的目標(biāo)阻抗，設(shè)計(jì)的PDN阻抗不能超過(guò)目標(biāo)阻抗，可以通過(guò)測(cè)試PDN阻抗來(lái)分析，來(lái)檢驗(yàn)去耦電容和平面對(duì)的添加的合理性，如果測(cè)試阻抗超過(guò)目標(biāo)阻抗應(yīng)該在適當(dāng)位置添加或修改去耦電容，調(diào)節(jié)平面對(duì)，直到測(cè)試阻抗?jié)M足目標(biāo)阻抗為止。

圖8 PDN的目標(biāo)阻抗

4 電源完整性仿真

由上述電源完整性的分析可知，設(shè)計(jì)電源網(wǎng)絡(luò)的關(guān)鍵是采用平面和添加去耦電容，檢驗(yàn)電源網(wǎng)絡(luò)的關(guān)鍵是平面的諧振問題和從存儲(chǔ)器端所看到的電源網(wǎng)絡(luò)的阻抗問題。

4.1 諧振分析

把PCB和PKG合并導(dǎo)入到Siwave中，進(jìn)行諧振分析，分析頻率范圍選100 MHz～1 GHz，選擇諧振比較嚴(yán)重的一個(gè)仿真結(jié)果，圖9所示為頻率在0.8 GHz時(shí)板上Vdd與GND平面對(duì)的諧振情況，圖中不同的顏色區(qū)域表示不同的諧振電壓，根據(jù)左邊的顏色和諧振電壓對(duì)比條，可知黃色區(qū)域是諧振較嚴(yán)重的區(qū)域。為了避免諧振影響，IC器件應(yīng)該放置在遠(yuǎn)離諧振的地方，但這是不現(xiàn)實(shí)的，因?yàn)樵诖祟l率下PCB板的大部分面積都有振蕩，在此可減小Vdd和GND的間距來(lái)抑制振蕩，或者加旁路電容。在此用旁路電容的方法，在PCB板上Vdd和GND平面對(duì)之間選擇振幅較強(qiáng)的多處位置加去耦電容，電容值為1 nF串聯(lián)電感為40 pH調(diào)節(jié)串聯(lián)電阻的值為5 mΩ時(shí)，重新仿真的結(jié)果如圖10所示，整個(gè)區(qū)域顯示綠色，表示諧振電壓接近0，諧振電壓大大減小。因?yàn)檎袷幉ǚ逑喈?dāng)于平面的等效電感和電容發(fā)生反諧振，加上電容后改變了反諧振頻點(diǎn)，在此需要調(diào)節(jié)旁路電容的串聯(lián)電阻，使阻抗和平面阻抗匹配減小反射，在實(shí)際中采用可控串聯(lián)電阻的陶瓷旁路電容。

圖10 0.8 GHz下添加旁路電容后的諧振電壓

4.2 電源阻抗測(cè)試及優(yōu)化

在Siwave下在控制器和存儲(chǔ)塊接口端添加port在0.1 MHz～1 GHz下進(jìn)行S、Y、Z參數(shù)掃描，從而得到圖11所示的阻抗結(jié)果。由圖可見在頻率升高到100 MHz時(shí)，實(shí)際阻抗在1.5 Ω～3 Ω之間，也超出目標(biāo)阻抗，由于PKG上的電源線較細(xì)，隨著頻率的升高阻抗不斷增大。為了降低實(shí)際阻抗，在最靠近晶體管端添加去耦電容，為高頻電流提供電荷。圖12為添加寄生電感為100 pH串聯(lián)電阻為1 mΩ的1 nF電容后的結(jié)果，此去耦電容的諧振頻率為GHz，可以看到頻率在100 MHz～1 GHz內(nèi)阻抗下降到1 Ω以內(nèi)，但是在35 MHz處有個(gè)反諧振點(diǎn)，此點(diǎn)阻抗為2.5 Ω，超出目標(biāo)阻抗，為了使阻抗線盡量低、盡量平滑，需要降低此反諧振點(diǎn)處的阻抗，再在PCB上距PKG最近的位置加50 nF去耦電容(寄生電感為400pH串聯(lián)電阻為1 mΩ)，重新仿真結(jié)果如圖13所示，這樣整體阻抗就低于1 Ω，滿足目標(biāo)阻抗的要求。

圖9 0.8 GHz下平面對(duì)上的諧振電壓

通過(guò)諧振分析和阻抗分析以及電源網(wǎng)絡(luò)的優(yōu)化后，電源網(wǎng)絡(luò)阻抗減小，從而能為高速工作的存儲(chǔ)器提供較為理想的電源。

圖11 4個(gè)IC端口所測(cè)得電源網(wǎng)絡(luò)阻抗

圖12 在IC入口處PKG上加10 nF去耦電容后的阻抗

5 信號(hào)完整性分析

信號(hào)完整性是指構(gòu)成信號(hào)的電壓電流波在信號(hào)網(wǎng)絡(luò)上傳播時(shí)不斷感受信號(hào)網(wǎng)絡(luò)的阻抗變化，如果信號(hào)網(wǎng)絡(luò)阻抗發(fā)生變化，信號(hào)就會(huì)在變化處發(fā)生反射，導(dǎo)致信號(hào)畸變退化。在高頻電路中信號(hào)完整性問題主要包括延遲、反射、振蕩、串?dāng)_等問題。延遲是信號(hào)在傳輸線上的傳播延時(shí)，延遲對(duì)系統(tǒng)的時(shí)序有很大的影響。反射是由于阻抗不匹配而造成的信號(hào)能量不能完全吸收，線路的拐角、過(guò)孔、線寬突變、端接不匹配等都可能引起反射，是信號(hào)畸變的最主要原因。振蕩是由于傳輸線上過(guò)度的電感和電容諧振引起的。串?dāng)_是傳輸線上的信號(hào)受到其他傳輸線上信號(hào)的干擾而發(fā)生畸變［7］。加大傳輸線間距，減小平行傳輸線的平行長(zhǎng)度可有效抑制串?dāng)_。實(shí)際信號(hào)的完整性問題是多方面問題綜合的結(jié)果。

圖13 在PCB上最靠近PKG處加50 nF去耦電容后的阻抗

在存儲(chǔ)器高速工作過(guò)程中，控制器和存儲(chǔ)塊之間的數(shù)據(jù)總線、命令線、地址線在傳輸信號(hào)時(shí)可能發(fā)生各種完整性問題，將導(dǎo)致存儲(chǔ)器命令誤操作、讀寫數(shù)據(jù)的不正確以及存取地址的錯(cuò)誤等問題，嚴(yán)重影響存儲(chǔ)器的正常工作。因此在電路設(shè)計(jì)時(shí)信號(hào)線寬要合適減小反射，線長(zhǎng)要一致避免個(gè)別信號(hào)的時(shí)延，采用蛇形走線減小信號(hào)線的平行長(zhǎng)度。最后為了保證信號(hào)線的設(shè)計(jì)合理，必須通過(guò)完整性仿真，進(jìn)行驗(yàn)證。

在對(duì)信號(hào)線進(jìn)行仿真時(shí)，選擇合理的分析模型準(zhǔn)確反映信號(hào)完整性問題是非常重要的。在此采用S參數(shù)和IBIS模型進(jìn)行仿真，S參數(shù)用于描述不同頻率下信號(hào)在某一端口入射波進(jìn)過(guò)網(wǎng)絡(luò)傳輸后到另一端口的反射波的電壓關(guān)系［8］，包含了時(shí)延、串?dāng)_等各種問題，是綜合所得的結(jié)果，因此能夠準(zhǔn)確的反應(yīng)信號(hào)網(wǎng)絡(luò)的全部信息。對(duì)于信號(hào)輸入端口和輸出端口，由于IBIS模型是從實(shí)際的器件中提取得到的，能夠較準(zhǔn)確的反應(yīng)管腳信息，且可以免費(fèi)從生產(chǎn)商得到，所以端口采用廠商提供的IBIS模型［9］。有了這兩個(gè)模型就可以在ADS下搭建平臺(tái)進(jìn)行仿真優(yōu)化，解決信號(hào)完整性問題。

6 信號(hào)完整性仿真

6.1 S參數(shù)提取

在Siwave下，在連接控制器和存儲(chǔ)塊的數(shù)據(jù)線、地址線、命令線兩端加測(cè)試點(diǎn)port，然后在0～2 GHz的頻率范圍內(nèi)進(jìn)行S參數(shù)掃描。掃描結(jié)果如圖14所示，為控制器和存儲(chǔ)器間24根信號(hào)線的S參數(shù)。

6.2 ADS下仿真

在ADS下搭建平臺(tái)，把Siwave下得到的S參數(shù)導(dǎo)入到信號(hào)網(wǎng)絡(luò)中，并把從生產(chǎn)廠商得到的控制器和存儲(chǔ)塊的IBIS接口模型導(dǎo)入到ADS中的端口模型中，在控制端為仿真電路提供周期為3.4 ns，上升沿和下降沿為200 ps的信號(hào)激勵(lì)源。在存儲(chǔ)塊的IBIS接口端測(cè)試電壓，由于24根傳輸線的仿真結(jié)果放在一起較為混亂，現(xiàn)選取5條有代表性的傳輸線在存儲(chǔ)塊接口端的電壓仿真結(jié)果如圖15所示，由圖可見信號(hào)v1的過(guò)沖電壓較大，v2有較長(zhǎng)的時(shí)延且峰值較大，v3有明顯的反射現(xiàn)象，v4有較長(zhǎng)時(shí)間的振鈴效應(yīng)，v5也不夠理想。

圖14 24根信號(hào)線的S參數(shù)仿真結(jié)果

圖15 5根信號(hào)線輸出端口的電壓波形

6.3 信號(hào)網(wǎng)絡(luò)優(yōu)化

從上述的仿真結(jié)果可見，信號(hào)網(wǎng)絡(luò)并不理想，存儲(chǔ)器在這樣的信號(hào)下不可能正常工作。在此需要對(duì)PCB和PKG上的信號(hào)線進(jìn)行修改，在修改過(guò)程中既要遵守信號(hào)優(yōu)化的基本規(guī)則，又要根據(jù)不同信號(hào)線的具體問題進(jìn)行具體處理。在此對(duì)v1和v3信號(hào)線應(yīng)特別注意信號(hào)線阻抗的突變和過(guò)孔處理，v2信號(hào)線應(yīng)注意線長(zhǎng)和其他信號(hào)線長(zhǎng)的差別以及線上是否有比較明顯的寄生電容，v4信號(hào)線注意線上是否寄生了過(guò)多的電感和電容，v5可能受其他信號(hào)的干擾較大。經(jīng)過(guò)優(yōu)化后的PCB和PKG板，再次提取S參數(shù)，并在ADS下仿真，結(jié)果如圖16所示，可見信號(hào)質(zhì)量有明顯的改進(jìn)，如果改進(jìn)后的信號(hào)網(wǎng)絡(luò)還不能滿足要求，則需要進(jìn)一步優(yōu)化。

通過(guò)S參數(shù)和IBIS模型在ADS下的仿真能夠檢查信號(hào)網(wǎng)絡(luò)的完整性問題，并通過(guò)優(yōu)化可改善信號(hào)質(zhì)量，減少存儲(chǔ)器的錯(cuò)誤操作。

圖16 優(yōu)化后5根信號(hào)線輸出端口的電壓波形

7 結(jié)論

由于電路設(shè)計(jì)的高密度、高速度要求，電源完整性和信號(hào)完整性問題越來(lái)越受到重視。由于低成本的要求、生產(chǎn)周期的限制以及越來(lái)越激烈的市場(chǎng)競(jìng)爭(zhēng)，通過(guò)測(cè)試PCB板的完整性問題，再進(jìn)行改進(jìn)將越來(lái)越?jīng)]有競(jìng)爭(zhēng)力。通過(guò)Siwave和ADS仿真能很好的優(yōu)化電源和信號(hào)網(wǎng)絡(luò)的完整性問題，避免了由于高頻效應(yīng)引發(fā)的問題，并且極大的縮短了產(chǎn)品的開發(fā)周期，提高了設(shè)計(jì)的成功率，節(jié)約了成本。因此基于Siwave和ADS集合進(jìn)行的前仿真是十分有意義的。

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