朱龍飛，莫太山，葉甜春

（中國科學(xué)院微電子研究所，北京 100029）

帶隙基準(zhǔn)源是模擬集成電路及數(shù)?；旌霞呻娐返闹匾M成部分。隨著SoC工作頻率的不斷提高，芯片內(nèi)部的一些高速數(shù)字電路及噪聲敏感模擬(或射頻)電路對參考電壓的高頻抑制能力的要求越來越高。設(shè)計(jì)一款寬頻帶高電源抑制比PSRR(Power-Supply Rejection Radio)、低溫漂TC(Temperature Coefficient)、受工藝偏差影響小的帶隙基準(zhǔn)源BGR(Bandgap)供內(nèi)部電路使用是SoC電源管理系統(tǒng)的關(guān)鍵。

電源電壓往往存在約10%的波動(dòng)以及噪聲干擾，BGR的作用是提供一個(gè)穩(wěn)定的、受溫漂影響小的參考電壓，并且該電壓對電源端的波動(dòng)及噪聲也有足夠的抑制能力。傳統(tǒng)的BGR在高頻段(100 kHz以上)的電源抑制能力較差，為此，通過對BGR電源抑制能力的影響路徑仔細(xì)分析與優(yōu)化，使得BGR輸出參考電壓與電源電壓有效隔離，達(dá)到寬頻帶高電源抑制比的性能要求。

在SoC應(yīng)用中，電平轉(zhuǎn)換、數(shù)據(jù)轉(zhuǎn)換電路及其他射頻電路對BGR提出了更低溫漂系數(shù)的要求。因此，低溫漂系數(shù)成為了大多數(shù)BGR相關(guān)論文研究最多的一個(gè)性能指標(biāo)，二次、三次甚至更高次溫漂補(bǔ)償電路層出不窮，具有代表性的包括指數(shù)補(bǔ)償法[1]、線性補(bǔ)償法[2]、不同材質(zhì)電阻補(bǔ)償法[3]等。本文提出一種 PTAT2（正溫度系數(shù)）電流產(chǎn)生電路，對溫漂進(jìn)行二次補(bǔ)償，電路結(jié)構(gòu)簡單，能夠?qū)崿F(xiàn)寬溫度變化范圍BGR更小的溫漂系數(shù)。

1 電路設(shè)計(jì)分析與實(shí)現(xiàn)

1.1 高電源抑制比電路設(shè)計(jì)

首先通過細(xì)致的理論分析，揭示電源電壓對BGR輸出電壓的影響路徑。電源抑制比即輸出基準(zhǔn)電壓對電源電壓紋波或噪聲波動(dòng)的響應(yīng)，公式表示為：

其中，Vref(s)、VDD，n(s)分別為 BGR 輸出電壓、電源電壓對頻率的響應(yīng)。由式(1)可知，比值越小，基準(zhǔn)電壓對電源波動(dòng)抑制能力越強(qiáng)。傳統(tǒng)CMOS帶隙基準(zhǔn)源通常采用單級PMOS管共源結(jié)構(gòu)作為調(diào)整管來隔離電源電壓的擾動(dòng)對BGR輸出電壓Vref的影響，在低頻時(shí)具備一定的電源抑制能力，但在高頻(大于 100 kHz)情況下PSRR已完全不能滿足SoC高性能要求。

為此，國內(nèi)外學(xué)者對此提出了很多解決方案。比如，采用 Cascode PMOS結(jié)構(gòu)代替單級 PMOS管作調(diào)整管[4]，以提高輸出阻抗，隔離電源電壓紋波對輸出的影響，但此方案對高頻PSRR改善不佳；參考文獻(xiàn)[5]在PMOS調(diào)整管上疊加NMOS管，NMOS管的偏置采用電源濾波后的電壓，雖然提高了PSRR，但也消耗了很大的電壓裕度；參考文獻(xiàn)[6]采用兩級線性調(diào)整結(jié)構(gòu)來隔離電源電壓，這種方案不但增加了電路的復(fù)雜性，且損耗了面積和靜態(tài)功耗。

下面將針對影響PSRR的三條主要路徑提出電路設(shè)計(jì)采用的方案，如圖1所示。圖2為圖1的簡易小信號模型圖。

圖1所示電源干擾紋波到達(dá)Vref的路徑主要有：路徑 i，由 BGR反饋環(huán)路調(diào)整(主要路徑)；路徑 ii，由調(diào)整管M1～M4有限的跨導(dǎo)引起；路徑iii，由運(yùn)放對電源電壓的有限電源抑制能力引起。

圖2中，對節(jié)點(diǎn)V1和Vref運(yùn)用基爾霍夫定理，可得：

式中，gm1/gm2、gds1/gds2、gmb1/gmb2分別代表M1/M2的跨導(dǎo)、源漏跨導(dǎo)及襯底跨導(dǎo)。

1.1.1 NMOS Cascode結(jié)構(gòu)

如圖1所示，采用NMOS管M2源跟隨結(jié)構(gòu)作為調(diào)整管，使得M2工作在飽和區(qū)，輸出參考電壓在路徑ii上有效地隔離電源電壓。與傳統(tǒng)的BGR采用PMOS管共源結(jié)構(gòu)相比，前者能夠提供更高的阻抗，隔離效果更好，后者由于寄生電容耦合及MOS電流源高頻PSRR差等原因[7]，高頻電源抑制比性能受限。

設(shè)計(jì)采用3.3 V電源電壓，擁有足夠的電壓裕度。為了更好地隔絕電源擾動(dòng)對BGR輸出的干擾，進(jìn)一步提高對電源的阻抗，采用Cascode NMOS管M1設(shè)計(jì)，使得M1工作于飽和區(qū)，對電源等效阻抗提高了一個(gè)量級，從而更好地提高電源抑制能力。

1.1.2 RC濾波

為了避免Cascode NMOS管M1的柵端直接采用電源電壓VDD偏置，使得紋波抖動(dòng)直接由路徑i射隨至M1的源端，設(shè)計(jì)采用RC濾波對電源電壓進(jìn)行隔離，如圖1所示。

RC濾波電路隔離了路徑i上電源電壓對M1柵端至源端的干擾，解決了傳統(tǒng)帶隙基準(zhǔn)源因?yàn)榄h(huán)路頻率滾降的限制[8]而無法解決的高頻PSRR性能問題。RC濾波由一個(gè)二極管方式連接的NMOS管MF及電容CF組成。在路徑i上增加一個(gè)大RC常數(shù)的低頻濾波，這個(gè)路徑上增加了一個(gè)低頻極點(diǎn)，使得PSRR曲線在高頻處降低20 dB。

1.1.3 折疊Cascode結(jié)構(gòu)運(yùn)放

由式(2)可知，最直接的提高電源抑制比的方法是提高運(yùn)放的開環(huán)增益。為了在路徑iii上也能使得PSRR得到優(yōu)化，運(yùn)放采用折疊Cascode結(jié)構(gòu)，運(yùn)放的電源采用RC濾波后的電壓VRC(如圖1所示)，運(yùn)放結(jié)構(gòu)如圖3所示。

圖3運(yùn)放采用 PMOS差分對M5、M6作為輸入，Cascode PMOS結(jié)構(gòu)作為負(fù)載，其開環(huán)增益為：

其中，gm，5、gm，11、gm，13分別為 M5、M11、M13 的跨導(dǎo)，ro，5、ro，11、ro，12、ro，13、ro，14分別為對應(yīng)晶體管體電阻； 共源共柵結(jié)構(gòu)的PMOS負(fù)載不僅實(shí)現(xiàn)了運(yùn)放的高輸出阻抗，提高了運(yùn)放開環(huán)增益，而且更好地隔離了電源電壓對輸出的干擾；差分輸入管M5、M6的電流源M9、M10也采用同樣結(jié)構(gòu)，在一定程度上優(yōu)化了路徑iii上的PSRR性能。

1.2 二次溫漂補(bǔ)償電路設(shè)計(jì)

三極管的基極-發(fā)射級電壓VBE(即PN結(jié)正向電壓)具有負(fù)溫度系數(shù)，工作在不同電流密度下的三極管的VBE之差 ΔVBE具有正溫度系數(shù) PTAT，只要合理設(shè)置R1、R2的阻值即可得到與溫度無關(guān)的一階補(bǔ)償參考電壓。公式表示為：

其中，VT為溫度電壓當(dāng)量(常量)，N為圖 1中三極管尺寸比例。

然而，對VBE一階線性補(bǔ)償難以滿足SoC芯片內(nèi)部高精度電路模塊的性能要求，故設(shè)計(jì)圖4所示的結(jié)構(gòu)產(chǎn)生I PTAT2

電流對VBE進(jìn)行二次溫漂補(bǔ)償[9]，補(bǔ)償原理如圖5所示，即在原來的IPTAT電流基礎(chǔ)上，將圖4產(chǎn)生的IPTAT2電流同時(shí)注入到部分電阻上。輸出參考電壓表達(dá)式：

其中，α、β 為常量，T為溫度。二次補(bǔ)償即要求 ?VREF/?T=0 的同時(shí)，?2VREF/?2T=0。經(jīng)此補(bǔ)償之后，VBE的非線性只剩下三次及三次以上的高次非線性項(xiàng)，溫度系數(shù)進(jìn)一步得到優(yōu)化。圖4電路輸出電流為：

其中，K為常量。

2 仿真結(jié)果

基于 0.35μm BiCMOS工藝，采用 Cadence Spectre軟件進(jìn)行仿真。圖6所示從上至下依次表示Cascode NMOS管M1源級的PSRR、無RC濾波電路情況下輸出Vref的PSRR、運(yùn)放輸出的PSRR以及運(yùn)用前三種方案后Vref的PSRR。M1的源端PSRR頻帶范圍內(nèi)小于-40 dB；運(yùn)放輸出的PSRR低頻時(shí)小于-90 dB，10 MHz以上頻率時(shí) PSRR為-50 dB；增加RC濾波電路雖然在很低頻時(shí)（10 Hz以內(nèi)）略大于不加RC情況下的 PSRR，但高頻(10 MHz以上)時(shí)前者比后者的PSRR至少低20 dB。從仿真圖中可以看出，1 kHz頻率以下，電源抑制比約-110 dB，最差PSRR發(fā)生在15 MHz左右，約-59 dB。圖7是電路經(jīng)過一次溫漂補(bǔ)償及二次溫漂補(bǔ)償后的溫漂曲線圖，一次補(bǔ)償后BGR輸出溫漂在-40℃～+95℃溫度范圍的輸出波動(dòng)約1.5 mV，溫漂系數(shù)9.5 ppm/℃；經(jīng)二次溫漂補(bǔ)償后，-40℃～+95℃范圍的輸出波動(dòng)約0.25 mV，溫漂系數(shù)為1.5 ppm/℃。

與其他相關(guān)研究的性能參數(shù)比較，本設(shè)計(jì)BGR的性能PSRR及溫漂系數(shù)TC具有較明顯優(yōu)勢，如表1所示。

表1 近幾年相關(guān)研究成果性能比較

基于0.35μm BiCMOS工藝，從提高SoC中帶隙基準(zhǔn)源電路的電源抑制比角度，詳細(xì)分析了傳統(tǒng)BGR電源影響輸出的路徑，研究了國內(nèi)外用于提高BGR電源抑制比PSRR的方案的優(yōu)缺點(diǎn)，提出了采用NMOS Cascode結(jié)構(gòu)、無源RC濾波、提高運(yùn)放開環(huán)增益等電路設(shè)計(jì)方案，從三個(gè)主要路徑上很好地提高了PSRR，尤其是高頻段PSRR的性能指標(biāo)，1 Hz頻率下達(dá)到-108.5 dB，15 MHz頻率下達(dá)-58.9 dB，實(shí)現(xiàn)了寬頻帶范圍的高電源抑制比性能。二次溫漂補(bǔ)償電路實(shí)現(xiàn)了1.5 ppm/℃的低溫漂系數(shù)，實(shí)現(xiàn)了帶隙基準(zhǔn)源寬頻帶高電源抑制比、低溫漂的高性能指標(biāo)，具有良好的實(shí)用價(jià)值。

[1]LEE I，KIM G，KIM W.Exponential curvature compensated BiCMOS BGR preferences[J].IEEE Journal of Solid-State Circuits，1994，29(11)：1396-1403.

[2]RINCONMORA G A，ALLEN P E.A 1.1-V current mode and piece wise linear curvature-corrected bandgap reference[J].IEEE Journal of Solid-State Circuits，1998，33(10)：1551-1554.

[3]LEUNG K N，MOK P K T，LEUNG C Y.A 2-V 23μA 5.3 ppm/℃curvature-compensated CMOS bandgap reference[J].IEEE Journal of Solid-State Circuits，2003，38(3)：561-564.

[4]WONG K，EVANS D.A 150 mA low noise，high PSRR low-dropout linear regulator in 0.13μm technology for RF SoC application[C].Solid-State Circuits Conference，2006：532-535.

[5]INGINO J M，KAENEL V R.A 4-GHz clock system for a high performance system-on-a-chip design[J].IEEE Journal of Solid-State Circuits，2001，36(11)：1693-1698.

[6]Dallas Semiconductor/Maxim.Improved powed supply rejection for IC linear regulators[Z].2011.

[7]ZHANG Z X，DU H，LEE M S.A 360-MHz 3-V CMOS PLL with 1-V peak-peak supply noise tolerance[C].ISSCC Dig.Tech.Papers，F(xiàn)eb.1996：134-135.

[8]LEE C H，MCCLELLAN K，CHOMA J.A supply-noise-insensitive CMOS PLL with a voltage regulator using DC-DC capacitive converter[J].IEEE Journal of Solid-State Circuits，2001，36(10)：1453-1462.

[9]PAUL R，PATRA A.A temperature compensated bandgap voltage reference circuit for high precision applications[C].India Institute of Technology，Kharagpur 721302，Dec，2004.

[10]DEY A，BHATTACHARYYA T K.A CMOS bandgap reference with high PSRR and improved temperature stability for system-on-chip applications[C].2011 Internatinal Conference of EDSSC，2011.

[11]Mu Feiyan，Du Mingying，Lin Jie.A 5.8 ppm/℃ bandgap reference with a preregulator[C].International Conference on ICEE，Shanghai，2011.

[12]Yu Qi，Chen Zhi，Ning Ning，et al.A high order curvaturecompensated op-amps-avoided bandgap reference[C].2010 10th IEEE International Conference on ICSICT，Shanghai，2010.