李華偉
(中國科學(xué)院計算技術(shù)研究所計算機體系結(jié)構(gòu)國家重點實驗室 北京 100190)
在集成電路中,門和線都具有傳輸延遲??紤]數(shù)字集成電路,如圖 1 所示,由于組合邏輯的輸入信號沿著具有不同延遲的多條信號傳播通路到達組合邏輯的輸出端,在輸出端會產(chǎn)生由多個跳變信號組成的波形,構(gòu)成電路的瞬態(tài)區(qū)域(如圖 1 所示)。人們所接觸到的電路以同步時序電路為主,且其在額定的時鐘周期/時鐘頻率下進行工作。電路中最大延遲通路(如圖1 組合邏輯中藍色通路)對應(yīng)著輸出端最晚到達的跳變信號(如圖 1 虛線箭頭指向的輸出波形中最后一個跳變信號),決定了同步時序電路能夠正常工作的最小時鐘周期。
因此,要保證電路正常工作,不僅要驗證其邏輯功能的正確性,而且還要驗證其時序的正確性。也就是要確保任何信號傳播通路的時延小于額定工作周期,使電路能在時鐘脈沖到來之前穩(wěn)定在正常態(tài)。換句話說,就是確保每條通路滿足電路正常工作的定時約束(Timing Constraint),這也是時延測試的目標。為了達到這個目標,時延測試需要能夠檢測電路中潛在的時延缺陷,因為在某些輸入向量下這些時延缺陷會增大相關(guān)通路的傳播延遲,可在電路實速運行時破壞電路的時序,從而造成電路功能失效。
圖1 同步時序電路的關(guān)鍵通路與時鐘周期圖
時延測試面臨最基本的挑戰(zhàn)性問題是電路中的通路數(shù)隨電路規(guī)模呈指數(shù)增長,故對每一條通路是否滿足定時約束均進行測試是不可能的[1]。工業(yè)界的做法是僅選擇少量的關(guān)鍵通路進行測試,這就引出了另一個難題:如何尋找關(guān)鍵通路,使得只需要測試少量通路就足以判斷整個電路是否滿足定時約束。尋找關(guān)鍵通路之所以困難,是因為通路的時延受很多因素的影響并產(chǎn)生偏差。例如工藝的不穩(wěn)定性會帶來參數(shù)偏差,如溝道長度、閾值電壓、互連線的高度和寬度等,都會影響信號的時延。又如邏輯門的輸入具有不同跳變情況時會有不同的時延,不同輸入向量還會造成不同的噪聲環(huán)境(如電源噪聲、串擾效應(yīng)等),同樣會影響通路的時延。
傳統(tǒng)的時延測試方法,或者說工業(yè)界目前正在廣泛使用的時延測試方法,主要采用在結(jié)構(gòu)上覆蓋電路結(jié)點的跳變測試(Transition Test),輔助以針對設(shè)計人員分析給出的很有限的關(guān)鍵功能通路的時延測試。這種情況下,對電路時延缺陷的覆蓋率很難給予定量的評估。并且由于前述時延偏差的存在,設(shè)計時靜態(tài)分析的關(guān)鍵通路與流片之后實際芯片的關(guān)鍵通路有很大差距,測試質(zhì)量難以保障。
本文將探討考慮時延偏差的數(shù)字電路時延測試問題。其中,在第二節(jié)分析產(chǎn)生時延偏差產(chǎn)生的原因,第三節(jié)簡要給出了時延測試的基礎(chǔ)知識,第四節(jié)具體介紹了中國科學(xué)院計算技術(shù)研究所在針對各種時延偏差問題上研究時延測試方法所取得的進展,最后總結(jié)全文。
集成電路芯片上引起時延變化的原因有:(1)制造過程中的時延缺陷;(2)靜態(tài)的工藝參數(shù)偏差;(3)由電源噪聲、串擾效應(yīng)、多輸入跳變等引起的動態(tài)偏差;(4)芯片生命期的環(huán)境變化(如溫度變化等)、單粒子效應(yīng)、老化效應(yīng)等。本節(jié)將分別進行介紹。
圖2 兩根毗鄰金屬線的缺陷大小與位置圖
對于數(shù)字邏輯電路而言,通常只有引起時延異常增大的缺陷才被稱為時延缺陷。超深亞微米工藝下,制造中的時延缺陷越來越嚴重。各種類型的時延缺陷包括:阻性開路與短路(Resistive Open and Short),門氧化短路(Gate Oxide Short),凹陷和阻性過孔(Unfilled and Resistive Via),橋(Bridge),開路(Open),高漏電流(High Leakage),隨機粒子缺陷(Random Particle Defect),等等。圖 2 顯示了兩根毗鄰金屬線間缺陷大小和位置各不相同的 5 種情況[2]。缺陷 A 會導(dǎo)致金屬線 1 的開路故障,缺陷 B 會導(dǎo)致金屬線 1 和金屬線 2 之間的短路故障,這兩種情況比較容易檢測出來。對于缺陷 E,由于其大小不足以影響芯片的功能和可靠性,所以這種缺陷通??梢匀萑獭H毕?C 雖然沒有造成金屬線 2 上的開路故障,但是它相當于在金屬線 2 上增加了一個較大的電阻,使得金屬線 2 的信號傳輸時延增加。缺陷 D 雖然沒有造成金屬線 1 和金屬線 2 之間的短路故障,但它相當于用一個電阻將金屬線 1 和金屬線 2 橋接在一起,這種缺陷被稱為橋接缺陷。橋接缺陷的影響與中間這個電阻的大小有關(guān),電阻足夠小時會引起功能失效,而電阻足夠大時則會在金屬線 1 和金屬線 2 之間產(chǎn)生信號噪聲,當電阻取中間值時會增加這 2 根金屬線的傳輸時延。類似于 C 和 D 這樣的缺陷隨著工藝尺寸的縮小越來越多,它們在芯片使用過程中會由于各種老化效應(yīng)逐漸演變成開路與短路故障,從而影響芯片的可靠性。由于這種缺陷對器件時延的影響較小,所以這種缺陷也被稱為小時延缺陷(Small Delay Defect),它們一方面會影響芯片的可靠性,另一方面會在關(guān)鍵通路上累積而增大通路的時延,進而造成時延故障。
工藝偏差是指集成電路在制造過程中器件間物理參數(shù)的波動。相關(guān)文獻[3]將工藝偏差分為兩大類:系統(tǒng)偏差、非系統(tǒng)偏差。系統(tǒng)偏差是指在芯片制造過程中能夠根據(jù)光學(xué)、化學(xué)等學(xué)科中已經(jīng)成熟理論推斷出的偏差。這部分偏差可以在芯片設(shè)計流程中進行定量的分析[4]。非系統(tǒng)偏差是指在芯片制造過程中引入的隨機偏差。這類偏差一般通過統(tǒng)計學(xué)的方法來表征。非系統(tǒng)工藝偏差又可以分為片內(nèi)偏差和片間偏差兩類。其中,片間偏差指芯片與芯片間存在的全局性偏差,比如,在某一片芯片內(nèi)的器件門長度整體高于其他芯片門長度的平均值;片內(nèi)偏差指芯片內(nèi)器件與器件間存在的局部性偏差,比如,在一個芯片內(nèi)有些門長度高于平均值,而另外一些門長度低于平均值。
傳統(tǒng)的電路制造工藝中,片間偏差是工藝參數(shù)偏差的主要偏差。由于在同一芯片上的偏差具有一致性,傳統(tǒng)的電路設(shè)計方法通常采用考慮最優(yōu)情況、最壞情況的基于邊界(Corner-based)的設(shè)計方法來處理芯片間偏差的問題。通過在低電壓、最惡劣工藝以及高溫條件下來模擬最壞的全局環(huán)境偏差對電路定時帶來的影響。然而,這種方法在納米工藝以及高溫下不再有效。片內(nèi)偏差是納米級集成電路設(shè)計出現(xiàn)的新問題,隨著集成電路特征尺寸的縮小,同一芯片上同樣的元器件在同一工作環(huán)境下呈現(xiàn)出不同的、隨機的性能參數(shù)。所以,考慮片內(nèi)偏差變得尤為重要。由于片內(nèi)偏差具有相對于芯片更為“短程”的偏差,這使得傳統(tǒng)的電路分析方法往往變得過于“悲觀”,故而無法準確地考慮工藝參數(shù)偏差的影響。
130 nm 工藝節(jié)點以下線寬都已小于曝光的波長長度,這就使得曝光后制作出來的圖形變形嚴重。盡管晶體管的特征尺寸快速降低到 65 nm、45 nm 以至32 nm,但是高昂的研制費用使得光刻工藝依然采用 193 nm 的大尺寸光波。光刻中大尺寸光波的顯著干涉和衍射效應(yīng)造成實際在硅片上成像的圖形發(fā)生越來越大的偏差,復(fù)雜的工藝參數(shù)變化將導(dǎo)致互連線和器件幾何尺寸(互連線的寬度 W、高度 H,晶體管的有效溝道長度、柵氧化層的厚度)及電學(xué)參數(shù)(閾值電壓)的嚴重偏差。
國際半導(dǎo)體技術(shù)發(fā)展路線圖指出,閾值電壓電學(xué)參數(shù)的偏差在 2011 年已達到 42% 的嚴重偏差。這些偏差嚴重影響著邏輯門延遲、互連線延遲、信號跳變斜率、直至信號傳播通路的時延。工藝偏差使得電路中器件的時延不再是一個確定值,而是一個服從某種統(tǒng)計分布的隨機值。處理工藝偏差帶來的影響通常采用統(tǒng)計定時分析(Statistical Static Timing Analysis,SSTA)的方法。2003 年的研究表明,在 180 nm 工藝時,電路的頻率偏差就能達到 30%,越來越多的信號通路成為可能影響電路時延的關(guān)鍵通路[5]。就時延測試而言,需要針對這些關(guān)鍵通路生成測試向量,確定芯片能夠正常工作的最小時鐘周期。
動態(tài)時延偏差指與輸入向量和環(huán)境相關(guān)的時延變化,主要包括:多跳變輸入對門延時的影響,由串擾、電壓降引起的信號完整性問題等。
工業(yè)界在特征化每個邏輯門或庫單元的 pin-to-pin延遲時,一般假定其中只有一個輸入信號發(fā)生跳變、而其他輸入信號保持穩(wěn)定。實際上,pin-to-pin 時延會受到其他輸入上信號跳變的影響。因此,靜態(tài)定時分析得到的通路時延是不準確的。只有當輸入向量確定下來,才能準確地得到每個邏輯門實際的 pin-to-pin延遲。
在沒有輸入向量的情況下,互連線的延遲也無法準確地靜態(tài)估計。由于存在耦合電容,在不同的輸入組合下,串擾能夠在臨近的兩根線上引起尖峰脈沖或者減速效應(yīng),如圖 3 所示。隨著工藝特征尺寸的細化,互連線平面電容減小、高寬比增大、間距減小,導(dǎo)致串擾效應(yīng)加劇。
圖3 耦合電容引起的串擾效應(yīng)圖
圖4 局部供電區(qū)域與電壓塌陷故障圖
另一方面,局部供電區(qū)域中器件的信號翻轉(zhuǎn),會從供電過孔吸收或釋放電流,造成電壓降問題,嚴重時將在過孔上引起電壓塌陷故障,使得該區(qū)域內(nèi)的跳變時延增加,如圖 4 所示[2]。 隨著工藝細化,供電電壓下降,器件的信號傳播時延對供電電壓的變化越來越敏感。2004 年 Intel 的研究表明,在 90 nm 工藝條件下,當額定電壓為 0.9 V 時,實際工作電壓每降低 1%,器件的傳輸時延增加 4%[6]。
串擾和電壓降效應(yīng)引起的時延問題,都可以通過時延測試來檢測。
環(huán)境中的問題也會對電路的時序造成干擾,例如溫度升高會引起通路時延增大。因此測試要檢測芯片正常工作的溫度范圍。
宇宙射線造成的單粒子瞬態(tài)錯誤同樣會對電路時序造成影響。單粒子撞擊會在存儲器件中引起單粒子翻轉(zhuǎn)錯誤(Single Event Upset,SEU),在組合邏輯中則引起單粒子瞬態(tài)錯誤(Single Event Transient,SET)。如果組合邏輯設(shè)計的時序余量不足,當 SET信號沿著某條關(guān)鍵通路傳播到時序單元時,滿足建立時間和保持時間,則被捕獲到觸發(fā)器中,造成類似于SEU 的狀態(tài)翻轉(zhuǎn),如圖 5 所示。進一步地,如果線間耦合電容較大或存在其他時延缺陷,串擾等引起的時延問題也會加劇時序余量不足,造成芯片抗單粒子輻照能力較弱。
圖5 SET 在組合邏輯中傳播圖
圖6 集成電路時延偏差問題的諸多來源圖
此外,電路的老化效應(yīng)也會造成電路時延的增加,例如負偏置溫度不穩(wěn)定性(Negative Bias Temperature Instability,NBTI)效應(yīng)。NBTI 是一種作用于 PMOS 晶體管的老化效應(yīng),指 PMOS 晶體管的閾值電壓會隨著電路運行時間的增加而不斷升高,從而逐漸增加門的延遲,甚至最終導(dǎo)致芯片因為定時違規(guī)(Timing Violation)而出現(xiàn)功能失效。綜上所述,時延偏差的各種來源都會或多或少地增加或改變電路的時延,除了多輸入跳變作為電路設(shè)計固有的偏差之外,其他偏差來源都需要在設(shè)計與測試中有相應(yīng)的對策,如圖 6 所示。其中,小時延缺陷是制造過程中引入的缺陷,很難檢測,但會影響芯片可靠性和壽命。串擾效應(yīng)和電源噪聲與設(shè)計相關(guān),通過優(yōu)化設(shè)計可以減小其影響,但是無法完全消除;它們能夠影響芯片的性能和可靠性,嚴重時導(dǎo)致功能失效。正常范圍內(nèi)的工藝偏差應(yīng)被容忍,但會增加定時分析的難度。在芯片生命期,高能粒子輻照引起的單粒子瞬態(tài)錯誤會影響芯片功能和性能,老化效應(yīng)如 NBTI 等也會造成芯片性能下降和功能失效。這些時延偏差所引起的時延問題可造成電路時序錯誤和可靠性下降,因此,時延測試應(yīng)該盡可能考慮所有這些因素,進行芯片性能分級和可靠性篩選。
集成電路測試包含軟件過程和機臺測試過程。
軟件過程中,不僅要進行測試生成,得到被測電路的輸入激勵,還要進行電路模擬,得到用于比較分析的正確響應(yīng)。機臺測試時,要使用測試儀將測試激勵通過測試負載板施加到被測芯片上,并與存儲在測試儀上的正確響應(yīng)進行比較,判斷芯片合格或者有故障。其中,測試生成決定了測試的故障覆蓋率,而如何實施機臺測試往往決定了測試的成本,因為提供高速的時鐘信號,往往需要使用昂貴的測試儀。
圖7 考慮時延偏差的測試涉及的關(guān)鍵技術(shù)與相關(guān)成果圖
具體到時延測試來說,測試生成需要對組合邏輯先后輸入 2 個測試向量,V1 和 V2。其中,V1 將組合邏輯穩(wěn)定在一定的狀態(tài),V2 則在電路中引入一個跳變,并沿著某些通路傳播到組合邏輯輸出,在測試周期結(jié)束時被捕獲和觀察,從而檢測電路中可能的時延問題。時延測試的自動生成主要需要解決時延問題建模、基于電路定時分析的測試通路選擇等問題。電路中的通路數(shù)與電路規(guī)模呈指數(shù)增長,因此只能對一小部分關(guān)鍵通路進行測試。
針對前面討論的各種引起時延偏差的時延問題研究中,面向時延偏差的時延測試方法,可采用不同的技術(shù)提供解決方案。圖 7 給出了目前國際上研究時延偏差的測試問題的主要方向:針對電源噪聲與串擾效應(yīng),需要進行故障建模、噪聲分析與測試生成;針對工藝偏差,需要進行統(tǒng)計定時分析;針對小時延缺陷的檢測,有片上時延測量、超速測試、帶時延的測試生成,測試評估和篩選等技術(shù);針對老化效應(yīng),有分析、預(yù)測和在線時序錯誤檢測技術(shù)。所有上述解決方案都能夠提高芯片的時序可靠性,從而提高芯片的抗單粒子瞬態(tài)輻照能力。圖 7 中還給出了中國科學(xué)院計算技術(shù)研究所在上述方向上開展研究所提出的八個方面的成果,在以下分別進行簡述。
針對電路中的上述時延問題,在本節(jié)介紹中國科學(xué)院計算技術(shù)研究所十余年來所研究的時延測試方法。
圖8 串擾故障模型的發(fā)展圖
在考慮串擾效應(yīng)的時延測試方法方面,中國科學(xué)院計算技術(shù)研究所在串擾故障建模和測試生成方面的多項研究逐漸形成了精確串擾源時延測試方法體系,包括:(1)提出精確串擾源通路時延故障模型(PCPDF)[7-8],統(tǒng)一了多串擾源時延故障的時序和邏輯約束,使得對電路時延分配的考慮只需在故障收集階段,而不需在測試生成階段;(2)提出基于跳變圖的定時分析方法及加速策略[9-10],使用位圖結(jié)構(gòu)存儲信號可能跳變的時刻;在與時間窗方法可比的時間復(fù)雜度下,能夠有效識別后者所找到的虛假串擾源;(3)分別提出了基于結(jié)構(gòu) ATPG、可滿足問題的測試生成算法[11-12],盡可能激發(fā)更多的串擾源以測試電路的最差性能,獲得高質(zhì)量的時延測試向量。
串擾減速效應(yīng)主要表現(xiàn)為侵略線跳變信號干擾受害線跳變信號,引起受害線跳變時延增大。侵略線和受害線同時信號翻轉(zhuǎn)才能產(chǎn)生嚴重的串擾效應(yīng)。國際上先后引入了 CTF 模型[13]和 CPDF 模型[14]對串擾效應(yīng)建模,但二者都僅考慮邏輯耦合,而未考慮時間耦合,導(dǎo)致無法精確激勵串擾效應(yīng)。圖 8 給出了串擾故障模型的發(fā)展過程,其中 CTF 模型僅涉及侵略線 a和受害線 v 的收集,CPDF 模型考慮了受害線 vi所在的通路 p 需要是關(guān)鍵通路;PCPDF 模型進一步識別出了傳播侵略線信號的子通路 sp-ai。PCPDF 模型在國際上首次在故障模型中引入時間參數(shù),結(jié)合靜態(tài)定時分析,通過精確激勵串擾效應(yīng)提高測試質(zhì)量,同時將測試生成效率較國際方法提高了 1~2 個數(shù)量級。
電源噪聲是由電路工作時器件信號發(fā)生翻轉(zhuǎn)所引起的,它會增加通路信號傳播時延。在芯片設(shè)計過程中,設(shè)計者往往需要評估電路中的關(guān)鍵通路在最壞電源噪聲情況下的傳播時延以指導(dǎo)電源網(wǎng)格的設(shè)計;在芯片測試過程中,當芯片要求高可靠性時,能最大化關(guān)鍵通路周圍電源噪聲的測試向量無疑可以提高測試質(zhì)量。
中國科學(xué)院計算技術(shù)研究所通過對電源網(wǎng)格的結(jié)構(gòu)特征分析得出結(jié)論:電源噪聲不僅具有局部性特征,而且具有時間相關(guān)性特征。電源噪聲的局部性特征表現(xiàn)在:對于單個器件而言,它的信號翻轉(zhuǎn)所影響的范圍是有限的,只會影響到它鄰近供給區(qū)域內(nèi)的器件。電源噪聲的時間相關(guān)性特征表現(xiàn)在:器件翻轉(zhuǎn)時所產(chǎn)生的電流大小與器件發(fā)生跳變的時間有關(guān)?;陔娫丛肼暤倪@兩個特征,中國科學(xué)院計算技術(shù)研究所在文[15]中提出了一種新的面向電源噪聲的時延故障模型 PSNPDF,并給出了針對該模型的故障收集與測試生成算法。
首先,該方法使用電路中的可測關(guān)鍵通路來觀測電源噪聲引起的故障效應(yīng)。這使得該方法所生成的測試向量比基于跳變時延故障模型所生成的測試向量具有更長的敏化通路,因此更容易觀測出故障效應(yīng)。其次,侵略子通路的選取同時考慮了電源噪聲的局部性特征與時間相關(guān)性特征。為此,中國科學(xué)院計算技術(shù)研究所引入了時間窗口的概念來處理電源噪聲的時間相關(guān)性特征。侵略子通路上的最后一個門要求與被測關(guān)鍵通路上的某一個門在同一供給區(qū)域,且在同一時間窗口內(nèi)。測試生成在敏化被測關(guān)鍵通路的同時,也需要敏化侵略子通路上的跳變,從而激活關(guān)鍵通路周圍的電源噪聲,達到對故障效應(yīng)的捕獲。
這種方法簡單高效,對 PSNPDF 的測試生成可以在對通常的強健測試生成算法的基礎(chǔ)上做較少改動來實現(xiàn),減少了測試生成的復(fù)雜度?;?ISCAS’89 基準電路的實驗結(jié)果表明,所收集的 PSNPDF 個數(shù)平均值為電路中 TDF 故障數(shù)平均值的 16.55%,故障集合精簡,因此可以在較短的 CPU 時間內(nèi)收集電路中的PSNPDF 并完成其測試生成。另外,該方法達到的平均 PSNPDF 覆蓋率為 85.2%,略高于一款通用處理器芯片的跳變時延故障覆蓋率[16],這說明該故障模型可以集成到現(xiàn)有的測試流程中,以提高測試質(zhì)量。
統(tǒng)計時延模型和統(tǒng)計定時分析方法的發(fā)展[17],使得采用快速的概率分析方法而非蒙特卡洛方法來計算通路相關(guān)性[18]成為可能。中國科學(xué)院計算技術(shù)研究所在文[19-20]中采用了概率分析方法來避免枚舉電路實例以及針對電路實例的分析過程,提高測試通路選擇的速度。
該方法首先將測試通路選擇問題轉(zhuǎn)化為一個最小集合交集問題?;诮y(tǒng)計時延模型,在多種工藝偏差構(gòu)成的多維空間上,每一條測試通路 P 定義了一個空間 SP,在這個空間內(nèi)通路 P 滿足時延約束。給定測試通路集合 H,H 定義的空間記為 SH,表示 H 中每條通路定義的空間的交集。若SH越小,則表示 H 的測試效果越好。將測試通路集合 H 能捕獲電路時延缺陷的概率定義為:
其中 dH表示 H 中最長通路的延遲,dcircuit表示電路中最長通路的延遲。
該方法使用了貪心法來得到一個較高的DFCP(H),其核心問題是對于給定的通路集合 H,計算 H 中所有通路都滿足時延約束的概率 prob(dH<clk)。為了計算這個概率,采取了如下方法:
(1)H 含有一條通路:基于統(tǒng)計時延模型,通過概率分析中的求和(Sum)運算計算出此通路的延遲的概率密度函數(shù),然后通過積分得到此通路滿足時延約束的概率。
(2)H 含有兩條通路:基于統(tǒng)計時延模型,分別計算出兩條通路的延遲概率密度函數(shù)以及相關(guān)系數(shù),繼而得到兩條通路延遲的聯(lián)合概率密度函數(shù),最后通過函數(shù)積分計算出這兩條通路都滿足時延約束的概率。
(3)H 含有三條通路:基于三條通路各自滿足時延約束的概率和兩兩同時滿足時延約束的概率,提出了基于集合交集上下界估算的方法和基于經(jīng)驗公式模擬的方法來計算三條通路同時滿足時延約束的概率。第一種方法通過計算三個集合交集的上下界后取均值來估算三條通路都滿足時延的概率。第二種方法首先估算三條通路中的兩條通路滿足時延約束對第三條通路滿足時延約束的概率增量,然后根據(jù)這個增量來估算兩條通路滿足時第三條通路滿足時延約束的條件概率,最后將這個條件概率乘以前兩條通路都滿足時延約束的概率就得到了三條通路都滿足時延約束的概率。
(4)H 含有多條通路:通過將其中的 N-2 條通路抽象為一條通路后,調(diào)用三條通路同時滿足時延約束概率的計算公式來計算 N 條通路同時滿足時延約束的概率。在通路選擇過程中,每次計算的概率結(jié)果都可以在后續(xù)的通路選擇過程中得到復(fù)用,因此整個測試通路選擇過程速度很快。計算復(fù)雜度為 O(M×N),其中 M 為候選關(guān)鍵通路的數(shù)目,N 為選擇的測試通路的數(shù)目。
針對基準電路的實驗數(shù)據(jù)表明,相比于典型的基于蒙特卡洛仿真的測試通路選擇方法,該方法的計算時間降低了 1~2 個數(shù)量級,同時選擇出來的測試通路集合對小時延缺陷的檢測能力十分接近[20]。
使用外部測試儀(ATE)對通路的小時延缺陷進行調(diào)試,一方面非常昂貴,另一方面調(diào)試結(jié)果的可信度將受到接口部位的寄生電阻、寄生電容以及傳輸線的阻抗等因素的影響。所以片上植入測量電路來測量通路時延是一種提高測量準確度、降低成本的辦法,但是測量電路本身在制造過程中存在工藝偏差問題,如何能保證測試的準確性和精度?
中國科學(xué)院計算技術(shù)研究所在文[21]中提出了一種新的片內(nèi)通路時延測量結(jié)構(gòu),如圖 9 所示,設(shè)計了一個包含多級時延測量單元的片內(nèi)通路時延測量電路。在這個設(shè)計的片內(nèi)通路測量電路當中,從最后一級到第一級時延測量單元,相應(yīng)每一級的測量分辨率是以2 的倍數(shù)遞增。所設(shè)計的通路時延測量結(jié)構(gòu)只需非常少量級數(shù)的時延測量單元就能達到一個非常大的時延測量范圍。進一步地,在所提出的片內(nèi)通路時延測量結(jié)構(gòu)當中,還采用了一種校準電路,用來校準每一級時延測量單元在芯片制造存在工藝偏差情況下的測量分辨率。此外,被測通路引入連線之間的時延差也被進行了測量,從而可以有效地提升片內(nèi)通路時延測量的精度。
圖9 片內(nèi)通路時延測量電路結(jié)構(gòu) OCDM 圖
實驗結(jié)果表明,采用該通路時延測量技術(shù),能有效地對電路中通路的時延進行測量。在通路時延測量電路當中只需設(shè)計非常少量級數(shù)的時延測量單元就能達到一個非常大的時延測量范圍,此外,還能大幅減少通路時延測量的時間開銷。通過同以往基于游標延遲線的通路時延測量電路進行比較,通路時延測量電路所需要的硬件開銷有大幅地降低:相同的測量范圍,硬件開銷僅為國際方法的 1/5,同時能有效地容忍工藝偏差。
超速測試通過縮短測試通路的 slack 提高對小時延缺陷的檢測能力。實現(xiàn)超速測試有兩個關(guān)鍵問題,一是如何提供高頻測試時鐘?例如測試頻率比工作頻率提高 1 倍以上。使用外部測試儀不僅非常昂貴,而且對于本身就在 2 個 GHz 下工作的高速電路,幾乎已經(jīng)很難在外部提供更高頻率的測試時鐘信號了。二是如何對測試通路分組進行高頻測試、并控制功耗?超頻測試會帶來高于正常工作的功耗,一方面會對測試的準確性造成影響,另一方面帶來昂貴的封裝費用、甚至造成芯片的毀壞。
為了解決第一個關(guān)鍵問題,中國科學(xué)院計算技術(shù)研究所在文[22]中設(shè)計了一個支持超速時延測試的電路結(jié)構(gòu)——加載-捕獲時鐘生成器(LCCG),如圖 10 所示,可通過測試向量中的控制信息對其進行配置,從而在芯片中生成一個高精度且頻率可調(diào)整的測試時鐘。只需要通過在 LCCG 電路設(shè)置非常少量級數(shù)的時延控制單元,就能達到一個非常大的時鐘頻率調(diào)控范圍。此外,該結(jié)構(gòu)還支持通過測試向量配置時延測試方式及其所需要的時鐘信號,不僅可以支持捕獲加載時延測試方式,而且還能有效地支持移位加載時延測試方式。實驗結(jié)果表明,采用該結(jié)構(gòu)可生成不依賴于功能時鐘的高頻測試時鐘,其硬件開銷大約相當于40 個標準的 MUX-SCAN 觸發(fā)器的面積。與國際同類方法相比,該結(jié)構(gòu)硬件開銷較低、能夠更加有效地支持電路在多種時延測試方式下進行更高頻率的超速測試,也能很輕易地融入芯片設(shè)計流程當中。
針對超速測試的第二個關(guān)鍵問題,需要將測試向量分組提供測試頻率并降低測試功耗。中國科學(xué)院計算技術(shù)研究所在文[23]中提出了一種面向超速測試的快速有效的可測通路選擇方法。與國際上普遍采用的長通路分組、跳變故障測試方法不同,該方法采用了短通路分組、單通路敏化的策略,主要基于以下考慮:短通路具有較好的單通路可測性,同時能夠有效地控制測試功耗,并且短通路在工藝偏差下具有更好的檢測小時延缺陷能力。
該方法使用通路時延故障模型與單通路敏化約束條件來避免過高的測試功耗,并簡化測試分組的難度。通路選擇程序能夠迅速而又準確地定位通路長度在某一個給定區(qū)間的通路,并判定其可測性。通過利用不可測通路的信息,可以大幅減少 ATPG 的調(diào)用,從而減少 CPU 運行時間。通路選擇程序?qū)崿F(xiàn)了三種不同的策略,分別是短通路優(yōu)先策略、高測試質(zhì)量優(yōu)先策略與高測試頻率優(yōu)先策略,在實驗中比較了這三種策略。
圖10 加載-捕獲時鐘生成器 LCCG 圖
在 ISCAS’89 電路上的實驗結(jié)果表明,該方法能在較短的時間能找到一個可測通路集合,并達到平均 84% 跳變時延故障覆蓋率;和實速測試下已知定時的測試生成方法相比,獲得的超速測試下的測試集 SDQL 值[24]僅為前者的 10%,其意義是用統(tǒng)計時延質(zhì)量評估的小時延缺陷的檢測能力提升 10 倍,從而有效地提高了測試質(zhì)量。通過使用合適的通路選擇策略,可以找出更多通路長度接近測試時鐘周期的可測通路,從而提高檢測小時延缺陷的能力。在提出的三種策略中,高測試質(zhì)量優(yōu)先策略能夠取得最好的測試質(zhì)量,同時它的運行時間是最多的。在高測試質(zhì)量優(yōu)先策略中,如果增加在通路選擇過程中所付出的努力,可以明顯提高故障覆蓋率,并且提高測試質(zhì)量,同時 CPU 時間在可接受的范圍內(nèi)。因此,推薦使用高測試質(zhì)量優(yōu)先策略。
除了采用考慮串擾、電源噪聲、工藝偏差、小時延缺陷的測試生成技術(shù)提高時延測試的質(zhì)量之外,還可以基于 n 次檢測[25]的概念,通過對每個簡單的跳變故障用不同的測試向量檢測多次來提高未曾建模的時延故障的檢測能力。但是 n 次檢測測試向量集擁有與n 成線性增長的向量數(shù),會帶來生產(chǎn)測試無法承受的測試成本。因此,在可接受的測試成本下,對 n 次檢測測試向量集進行優(yōu)化和精簡對于提高測試質(zhì)量非常關(guān)鍵。
圖11 在線電路老化預(yù)測和小時延缺陷檢測的雙功能電路圖
通常測試優(yōu)化技術(shù)需要反復(fù)大量調(diào)用故障模擬引擎,因而依賴于強大的故障模擬工具。中國科學(xué)院計算技術(shù)研究所在文[26]中提出并實現(xiàn)了基于圖形處理器(Graphics Processing Unit,GPU)的 1 至 n 次檢測的故障模擬器 nGFSIM,對于任一指定的整數(shù) n可只運行一次就報出 1 到 n 次檢測的故障覆蓋率。nGFSIM 與同時期不采用 GPU 的商業(yè)工具相比,獲得了 25 倍的加速比?;?nGFSIM 的強大計算能力,中國科學(xué)院計算技術(shù)研究所在文[27]中提出了一種近似最長的敏化路徑(ALSP)計算方法以及一種基于 GPU 的同時考慮最長敏化路徑和 n 次檢測覆蓋率的時延測試向量選擇方法,用于從不考慮時延的 n次檢測測試向量集中選擇出高時延測試質(zhì)量且精簡的測試向量集。ALSP 計算方法僅需兩遍電路遍歷,就可以從當前測試所檢測的跳變故障集估計每個跳變故障的最長敏化路徑長度。在得到 ALSP 后,可同時優(yōu)化測試路徑長度和 n 次檢測覆蓋率,從大容量不考慮時延的 n 次檢測向量集中選擇出一個高時延測試質(zhì)量且容量小的測試向量集。實驗結(jié)果表明,與商業(yè)工具產(chǎn)生同樣大小的測試集相比,該方法選擇出的測試向量集可達到更高的 1 到 n 次檢測跳變時延故障覆蓋率,并且具有更高的時延測試覆蓋率。
在線電路老化預(yù)測和生產(chǎn)測試時用于檢測小時延缺陷的超速時延測試均要求提前于功能時鐘捕獲電路的響應(yīng)?;谝陨峡紤],中國科學(xué)院計算技術(shù)研究所在文[28]中提出了一個在線電路老化預(yù)測和小時延缺陷檢測雙功能的片上信號捕獲電路,如圖 11 所示,雙功能電路由可編程時鐘信號生成模塊、工作模式選擇模塊、時鐘信號選擇模塊、老化傳感器等組成??删幊虝r鐘信號生成模塊可以為超速時延測試提供激勵(Launch)和捕獲(Capture)時鐘信號,或者為在線電路老化預(yù)測提供時鐘信號并使用這些時鐘信號形成電路響應(yīng)的捕獲區(qū)間,其結(jié)構(gòu)與圖 10 類似。工作模式選擇模塊和時鐘信號選擇模塊則通過兩個全局信號 SEL和 GSEN 來控制,以便雙功能電路在不同的工作模式間切換并且為不同的工作模式選擇相應(yīng)的時鐘信號。AS 表示老化傳感器,它可以被嵌入到與組合電路相連接的觸發(fā)器里。當組合電路輸出的跳變信號出現(xiàn)在捕獲區(qū)間內(nèi)時,AS 單元將產(chǎn)生一個報警信號,表示電路的老化已經(jīng)超過了預(yù)先設(shè)定的閾值。圖 11 中用綠色十字交叉線填充的模塊是可以在超速時延測試和在線電路老化預(yù)測中復(fù)用的電路。
GSEN 和 SEL 信號在超速時延測試時由外部的測試儀提供,并且可以在執(zhí)行在線電路老化預(yù)測操作時進行復(fù)用。當圖 11 中的組合電路執(zhí)行功能操作時,雙功能電路處于空閑模式。在空閑模式里,雙功能電路僅僅將系統(tǒng)功能時鐘送入系統(tǒng)時鐘樹,同時自身進入抗 NBTI 老化狀態(tài)。
雙功能電路的抗 NBTI 老化設(shè)計使得生產(chǎn)測試時所用的硬件電路可以被復(fù)用到在線操作上來。同時,利用反向的短溝道效應(yīng)為雙功能電路設(shè)計選擇最佳的晶體管溝道長度,從而最大程度地抑制了工藝偏差對于片上電路的負面影響。HSPICE 仿真結(jié)果表明,雙功能電路在 10 年生命期內(nèi)的老化只有 3.2%,而實現(xiàn)相同功能但不具備抗老化能力的電路其老化超過7.6%。另一方面,面積開銷的評估結(jié)果表明,雙功能電路所需總面積開銷較獨立地實現(xiàn)在線電路老化預(yù)測和超速時延測試的方案減少了近 1 倍。
本文首先探討了先進制造工藝下,造成電路時序可靠性下降的時延問題。小時延缺陷的累積會影響電路時序;串擾和電源噪聲越來越嚴重,電路時序易受環(huán)境干擾;工藝偏差使得關(guān)鍵通路分析變得更復(fù)雜。中國科學(xué)院計算技術(shù)研究所多年的探索表明:(1)時延測試生成需要對缺陷類型和產(chǎn)生原因的準確理解,結(jié)合電路布局布線和物理參數(shù)可提高測試質(zhì)量;(2)為了應(yīng)對工藝偏差,在統(tǒng)計定時分析基礎(chǔ)上,以概率分析方法選擇測試通路,可達到更完備的時延測試;(3)為提高小時延缺陷的檢測能力,可采用超速測試或 n 次測試向量優(yōu)化技術(shù);(4)為了降低時延測試帶來的高昂測試應(yīng)用成本,可采用片上的測量或檢測裝置,并盡可能將用于離線測試的電路復(fù)用于電路生命期的在線檢測。目前,國內(nèi)外各項研究僅在一定程度上針對上述問題分別提供了解決方案。綜合考慮各種時延問題、系統(tǒng)性地解決時延測試難題,確保芯片在工作頻率下穩(wěn)定可靠工作,仍然是集成電路測試領(lǐng)域持續(xù)的挑戰(zhàn)。
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