吳建川 何正全 趙蕓

【摘要】信號源是高級電子系統(tǒng)中的關鍵部件，其品質直接影響著系統(tǒng)的性能。低噪聲、高精度是高品質信號源的設計目標?；谥苯訑底诸l率合成技術的信號源具有廣泛的應用價值。為了改善現有該類信號源的相位噪聲，本文提出了一種利用10MHz的原子鐘作為基準信號源，經過30倍倍頻后再作為直接數字頻率合成時的系統(tǒng)時鐘信號，從而獲得低相位噪聲、高精度信號源的設計方案。該信號源設計方案的提出與實現，對低噪聲、高精度信號源的開發(fā)具有重要指導意義。

【關鍵詞】DDSMCU相噪

一、前言

隨著技術的進步電子系統(tǒng)對信號源的頻譜純度、頻率穩(wěn)定度、雜散等要求越來越高、為滿足這些要求，頻率合成技術發(fā)展到一個新的階段，直接數字頻率合成技術是基于全數字架構具有極低的頻率分辨率、頻率捷變速度極快、低相位噪聲、低成本、頻率捷變時相位連續(xù)等方面的優(yōu)點先進技術，而且具有控制方便，可便捷生成多種信號等優(yōu)點。

根據學校教學和科研的需要設計制作90MHz低噪聲高精度信號源。下面將對該設備的設計和實現進行闡述。

二、硬件系統(tǒng)的設計

根據實際需要該信號源采用PLL與DDS組合方案，以原子鐘輸出地10MHz標準頻率信號為系統(tǒng)時鐘原始信號，將10MHz標準頻率信號倍頻到300MHz作為系統(tǒng)DDS的系統(tǒng)時鐘參考信號。由MCU控制DDS輸出所需信號類型和頻率。系統(tǒng)框圖如圖1所示。

2.1.3AD采集電路設計

MSC1210作為51系列單片機的升級版，其優(yōu)勢主要體現在信號采集方面。MSC1210的AD具有8路24位的精度，其ADC在數據輸出速率為l0Hz時可以得22位的有效分辨率，并且轉換噪聲只有75nV。MSC1210的∑—△模數轉換器部分由模擬多路開關（MUX）、可選擇緩沖器（BUF）、可編程增益放大器（PGA）、基準電壓源、二階∑—△調制器和數字濾波器等組成[4]。

2.2DDS子系統(tǒng)

在本設計中DDS子模塊由參考信號源、低通濾波器和DDS頻率合成器構成。以原子鐘輸出地10MHz標準頻率信號為系統(tǒng)時鐘原始信號，將10MHz標準頻率信號倍頻到300MHz作為系統(tǒng)DDS的系統(tǒng)時鐘參考信號。低通濾波器模塊采用7階橢圓函數濾波器來實現。

2.2.1DDS模塊電路設計

DDS芯片采用AD公司生產的AD9854，可以實現頻率調制、幅度調制、相位調制、IQ正交調制等五模式輸出，頻率控制寄存器位數高達48位，能提供高達1uHz的頻率分辨率；相位截斷位數高達17位，能提供良好的寬帶和窄帶輸出無雜散動態(tài)范圍（SFDR）。當采用高穩(wěn)定參考時鐘，可以輸出高穩(wěn)定度和高品質的可調信號；接口的刷新頻率最高可達100MHz；如采用300MHz的系統(tǒng)時鐘參考信號AD9854的內部電路結構可保證最高輸出150MHz的同步正交頻率信號[5]。

其具體選擇模式如表2所示。

DDS芯片將輸出頻率控制字和幅度控制字對應的信號。DDS頻率寄存器的數值由以下公式決定：

FTW=（輸出頻率×248）/系統(tǒng)時鐘（1）

系統(tǒng)時鐘=晶振頻率×倍頻數（2）

為了使AD9854的性能得到發(fā)揮故使系統(tǒng)時鐘到達300MHz，不采用內部倍頻器。由上式計算出的頻率控制字的數值按位寫入頻率轉換字#1內。

頻移鍵控模式：輸出頻率隨著FDATA變化而在TW1和TW2之間跳變。當模式選擇控制字為001（ad9854_ram[31]=0x02）的時候，AD9854將進入該模式。

AD9854最小系統(tǒng)原理圖如圖3所示。

2.2.3參考信號源模塊電路設計

為了使AD9854的性能得到發(fā)揮DDS的系統(tǒng)時鐘必須300MHz，如采用內部倍頻器，使AD9854芯片的功耗過大從而導致溫升過高這將使得DDS芯片工作環(huán)境惡化背景熱噪聲及雜散嚴重，故本方案采用由原子鐘提供10MHz的原始信號，通過30倍倍頻電路達到300MHz，作為DDS的外部系統(tǒng)時鐘輸入。故30倍倍頻電路是控制雜散的關鍵因素，所以在倍頻電路的設計上采用混合型的倍頻設計方案。具體設計和計算過程已經有相關的文獻專門論述這里就不進行闡述了。利用雙極晶體管非線性電阻倍頻電路將原子鐘提供10MHz倍頻到150MHz后再進行2倍頻。2倍頻電路是使用MC1496芯片構成高頻倍頻器電路[7，8，9，10]。30倍倍頻電路原理圖如圖5所示。

三、測試與分析

設備實際輸出信號測試的結果表明，使用30倍倍頻電路后對降低輸出信號的相位噪聲有十分顯著的改善。

在印制版電路設計時對電源和數字電路部分進行了有效的去耦濾波，數字地和模擬地分開這些措施有效的降低了輸出信號的相噪和雜散。MCU的Watch Dog電路有效的提高了整個電路的抗干擾性能。采用就近接地能有效降低高頻駐波現象。

四、結束語

該頻率合成器系統(tǒng)性能好壞的是由系統(tǒng)時鐘雜散和抖動精度來決定的。本文根據實驗室建設的需要完成了對倍頻器和DDS技術原理和性能的討論；研究了頻率合成技術設計過程中所需技術，給出了降低系統(tǒng)功耗減小系統(tǒng)時鐘雜散和抖動的設計方案并給出了具體的工程實現。實際測試相關技術參數達到技術要求。

參考文獻

[1] Texas Instruments，Inc. MSC121x Precision ADC and DACs with 8051 Microcontroller and Flash Memory，2007

[2]鄧興成，姜寶鈞.單片機原理與實踐指導.成都：電子科技大學物理電子學院，2004

[3]洪家平.中文圖形顯示控制芯片ST7920的原理與應用.國外電子元器件，2005，1

[4] Texas Instruments，Inc. MSC121x Precision ADC and DACs with 8051 Microcontroller and Flash Memory. 2007

[5] Tony Tian，Shunjun Wu. The Analytic Model for Noise of Direct Digital Frequency Synthesizers. IEEE，2001，11-12

[6]毛敏，鄭珍，周渭.基于DDS的低通濾波器的設計與實現.電子科技，2006，3

[7]陳元文. 5～90MHz雙極晶體管高次倍頻器.無線通信技術，1995，21（2）：47-51

[8]周思強，夏丹丹.銣原子頻標用三倍頻電路設計.自動化應用，2011，6：27-29

[9] ON Semiconductor Inc.Balanced Modulators/Demodulators MC1496 Data Sheet，2004

[10]邵倩芬.電流型開關管倍頻的最佳設計.電子科學學刊，1985，7（3）