沈 策，文 旭，胡 鑫

(1.重慶市電力公司，重慶 410014;2.輸配電裝備及系統(tǒng)安全與新技術(shù)國家重點實驗室(重慶大學(xué))，重慶 400030;3.四川省電力公司，四川 成都 610041)

隨著電能質(zhì)量監(jiān)測儀朝著網(wǎng)絡(luò)化、小型化方向發(fā)展，對它的功耗限制也就提出了更高要求［1］。眾所周知，A/D 轉(zhuǎn)換是電能質(zhì)量監(jiān)測儀的核心器件，其功耗、體積已直接成為影響監(jiān)測儀能否實現(xiàn)小型化、低功耗的重要因素。常見帶并行接口的A/D 轉(zhuǎn)換器件，雖然具有邏輯控制較為簡單、設(shè)計比較方便的優(yōu)點;但因該類A/D 芯片管腳較多、體積較大，尤其是其功耗較高，因此在低功耗、小型化設(shè)計中受到了較大的局限。為此，提出了一種使用帶串行接口的微功耗A/D 的并行多通道采集方案，并著重給出了基于FPGA 來設(shè)計帶串口的微功耗A/D 轉(zhuǎn)換的復(fù)雜控制邏輯的實現(xiàn)途徑，以滿足遠程電能質(zhì)量監(jiān)測儀低功耗、小型化設(shè)計的要求。

1 電能質(zhì)量監(jiān)測儀的結(jié)構(gòu)

為了監(jiān)測諧波、功率因素、閃變、相位等各項電能質(zhì)量指標，監(jiān)測儀需要測量三相電流、電壓等參數(shù)，然后再根據(jù)這些參數(shù)來作進一步的綜合分析，以得出各項電能質(zhì)量指標［2，3］。同時考慮到遠程監(jiān)測的需要，設(shè)計的基于GPRS 電能質(zhì)量監(jiān)測結(jié)構(gòu)如圖1所示。

由圖1 可知，該監(jiān)測儀主要由六路并行的A/D采集通道、FPGA 控制模塊、嵌入式微處理器，GPRS無線通信模塊組成。為擴展數(shù)據(jù)采集端存儲容量，嵌入式微處理器還連接有電子硬盤。六路模擬信號(三相電流、三相電壓)分別經(jīng)過各自的信號調(diào)理電路調(diào)理后，再進入六路獨立的帶串行接口的A/D 進行同步采集;而復(fù)雜的采集時序邏輯控制，則主要由FPGA 來完成;嵌入式微處理器除了控制整個采集及A/D 數(shù)據(jù)的預(yù)處理外，還將通過控制GPRS 模塊，將所獲得的電能質(zhì)量參數(shù)，經(jīng)GPRS 網(wǎng)絡(luò)傳給監(jiān)控中心，從而完成最終的電能質(zhì)量綜合分析。

根據(jù)系統(tǒng)指標，選帶串口的微功耗A/D 轉(zhuǎn)換芯片為ADS8321［4］，該芯片有以下優(yōu)點:A/D 轉(zhuǎn)換精度高(16 位)，體積較小，采樣率為10 Ksps 時功耗低于1 mW，非常適合小型化、低功耗監(jiān)測儀器的設(shè)計要求。為進一步降低系統(tǒng)整體功耗，其控制邏輯采用ALTERA 公司的支持低功耗工作模式的FPGA來完成。

圖1 基于GPRS 電能質(zhì)量監(jiān)測儀結(jié)構(gòu)

圖2 ADS8321 的轉(zhuǎn)換時序邏輯圖

2 微功耗A/D 控制邏輯設(shè)計

2.1 ADS8321 的工作時序

2.2 FPGA 邏輯控制設(shè)計實現(xiàn)

根據(jù)圖2 中ADS8321 的A/D 轉(zhuǎn)換時序邏輯圖，對應(yīng)的FPGA 控制邏輯可分為譯碼控制模塊、FSM控制模塊、FIFO(first in first out)模塊、時鐘模塊共4個(在FPGA 中還有許多實現(xiàn)其他功能的模塊，因不在這個論述范圍，故在此不做介紹)，如圖3 所示。

圖3 FPGA 控制邏輯圖

因該監(jiān)測儀有6 個數(shù)據(jù)采集通道，就對應(yīng)有6個FSM 控制模塊，而各FSM 控制模塊原理類同，故現(xiàn)只取其中一個A/D 轉(zhuǎn)換通道的控制邏輯進行描述。

圖4 控制邏輯仿真波形圖

圖5 時序放大圖(1.356 ms 處)

圖3 譯碼控制模塊中:由譯碼基地址CS0_和譯碼地址SA［4:0］根據(jù)RD_和WE_的微處理器的讀寫信號，產(chǎn)生設(shè)置輸入數(shù)據(jù)通道和量程選擇信號CH_W 和啟動A/D 轉(zhuǎn)換信號RUN_R、讀A/D 轉(zhuǎn)換狀態(tài)信號STATE_R 以及ADCK 為AD 轉(zhuǎn)換周期、CS/SHDN 為AD 片選信號;另外，RADH 讀數(shù)據(jù)高8位;RADL 為讀數(shù)據(jù)低8 位;GO 為FSM 轉(zhuǎn)換控制字。在FSM 控制模塊中，Dout 接AD 芯片輸出的串行數(shù)據(jù);FCLOCK 由時鐘模塊產(chǎn)生的FSM 的轉(zhuǎn)換時鐘;DCLOCK 為AD 轉(zhuǎn)換的同步時鐘，由其決定轉(zhuǎn)換AD 的轉(zhuǎn)換速率;Q1_FULL 為數(shù)據(jù)轉(zhuǎn)換后的低8 位結(jié)束信號，Q2_FULL 為高8 位轉(zhuǎn)換結(jié)束信號，這兩個信號在時鐘模塊中進一步產(chǎn)生寫FIFO 的時鐘WFIFOCLK。AD_END_FLG 為AD 轉(zhuǎn)換結(jié)束標志位，以用于AD 轉(zhuǎn)換狀態(tài)的判斷。在時鐘模塊中，N［7:0］為對時鐘模塊設(shè)置的分頻初值以控制FCLOCK 的產(chǎn)生頻率。在FIFO 模塊中，WE_FIFO和RD_FIFO 的讀寫FIFO 信號根據(jù)FIFO_FULL、FIFO_EMPT 及HF 為FIFO 的存儲狀態(tài)標志位對FIFO 中的數(shù)據(jù)作讀寫操作。另外:在各模塊中RESET 為復(fù)位信號;CLK 為全局時鐘。

通過上述各個信號的邏輯控制，由總線譯碼控制模塊對1～6 號輸入通道按時序循環(huán)選通，AD 轉(zhuǎn)換后的串行數(shù)據(jù)由Dout 端進入FPGA 中的邏輯控制模塊中;16 位串行數(shù)據(jù)在FSM 中就轉(zhuǎn)化為并行數(shù)據(jù)DADA_OUT［7:0］(及16 位數(shù)據(jù)分高低兩次)存儲到FIFO 中，由微處理器根據(jù)FIFO 的狀態(tài)標志位將FIFO 的數(shù)據(jù)讀出到FIFO_OUT［7:0］上，再由總線譯碼模塊將數(shù)據(jù)傳至微處理器的雙向數(shù)據(jù)總線SD［7:0］上。從而在微處理器中完成數(shù)據(jù)的運算。

3 FPGA 的控制邏輯仿真

根據(jù)上面所描述的數(shù)據(jù)控制流程，采用EDA 工具［5］設(shè)計的仿真時序如圖4 所示，圖中重點給出了數(shù)據(jù)經(jīng)過FSM 后進入FIFO 中和FIFO 中數(shù)據(jù)讀出到嵌入式微處理器數(shù)據(jù)總線SD［7:0］的波形圖。譯碼地址為00111 時為設(shè)置時鐘模塊的分頻初值;譯碼地址為00001 時是采集A/D 轉(zhuǎn)換后的數(shù)據(jù)進入FIFO 中(圖中設(shè)采集的前8 個二進制數(shù)依次為11111111、11110100、00000011、11000000、00001111、11110100、11111000)。當FIFO 中的半滿標志位為高時(為了仿真方便，設(shè)置的FIFO 深度為16，故數(shù)據(jù)存儲深度為8 時產(chǎn)生半滿，實際電路中FIFO 深度改變其參數(shù)為2K 即可)，譯碼地址為00100 時，且讀RD_信號有效時，對應(yīng)讀取FIFO 中的數(shù)據(jù)到數(shù)據(jù)總線上SD［7:0］。從圖5 的邏輯放大圖中顯示了數(shù)據(jù)總線SD［7:0］上依次讀出數(shù)據(jù)時的波形:輸出的數(shù)據(jù)依次為255、244、3、255、192、15、255、248 (對應(yīng) 二進 制數(shù) 分 別 為11111111、11110100、00000011、11000000、00001111、11110100、11111000)共計8 個數(shù)據(jù)。輸出完8 個數(shù)據(jù)時，半滿標志位HF 從1 變?yōu)?，從而FIFO 中的數(shù)據(jù)自動不再允許讀出。以防止FIFO 中的數(shù)據(jù)讀空。由圖4 知CS_、ADCK、WFIFOCLK 等信號時序均正確。根據(jù)電能質(zhì)量監(jiān)測系統(tǒng)的采樣要求，采樣頻率設(shè)定為10K。以上數(shù)據(jù)的正確讀出驗證了相關(guān)控制信號時序設(shè)計的正確性，也驗證了整個設(shè)計方案的合理性。

4 結(jié)語

為滿足遠程電能質(zhì)量監(jiān)測系統(tǒng)便攜式監(jiān)測終端的低功耗、小型化的需要，在一片F(xiàn)PGA 上完成了多通道帶串行接口的微功耗A/D 的邏輯控制。設(shè)計中采用了FSM、FIFO 等設(shè)計模塊來完成其邏輯控制的設(shè)計，經(jīng)驗證其控制邏輯能有效對采集的數(shù)據(jù)進行讀寫，實際應(yīng)用中也達到了降低系統(tǒng)整體功耗的設(shè)計要求。采用FPGA 的硬件描述語言的設(shè)計方案，使得電路的設(shè)計更加靈活、高效，也降低了電路制作PCB 板的面積開銷，也使得電路的集成度更高，系統(tǒng)更加穩(wěn)定、可靠;由于FPGA 具有可遠程更新的能力，它能夠滿足了現(xiàn)代儀器網(wǎng)絡(luò)化中對終端系統(tǒng)進行在線升級的要求。此A/D 轉(zhuǎn)換邏輯控制的方案不僅適用于前面所描述電能質(zhì)量監(jiān)測系統(tǒng)中，在其他對低功耗、小型化要求較高的便攜式儀器的嵌入式系統(tǒng)的設(shè)計中也有較大的應(yīng)用價值。

［1］HongLi Zhou.GPRS Based Power Quality Monitoring System［C］.Networking，Sensing and Control，2005 Proceedings.19－22 March 2005，Chalmers University of Technology.USA.

［2］劉芯宇.基于GPRS 的電費抄收催一體化技術(shù)在電力系統(tǒng)中的應(yīng)用［J］.四川電力技術(shù)，2012，35(3):58－61.

［3］IEEE Standard 1159.IEEE Recommended Praterice for Monitoring Power Quality［S］.

［4］16_Bit，High Speed，Micro Power Sampling Analog－ to－Dlgital Converter ［OL］.http://html.alldatasheetcn.com/html－pdf/56565/BURR－BROWN/ADS7835/501/1/ADS7835.html，2011－10－11.

［5］Bhasker，J.Verilog HDL Synthesis:A Proctical Primer［M］.Star Galaxy Publishing，PA，1998.