王靜嬌，周建江，何航峰，黃慧，楊成

（南京航空航天大學 電子信息工程學院，南京 210016）

引 言

成像聲納具有作用距離遠、圖像直觀顯示觀測區(qū)域狀況和識別目標[1]等特點，提高分辨率是提高水下聲納成像質量的關鍵，而高分辨率也帶來了數(shù)據(jù)傳輸量大、傳輸速率要求高的問題。

傳統(tǒng)聲納數(shù)據(jù)傳輸模塊通常采用百兆網(wǎng)卡，實現(xiàn)百兆以太網(wǎng)傳輸[2－4]，面對日益趨大的數(shù)據(jù)量，該方法已經(jīng)無法滿足需求。為了適應更高的成像分辨率，滿足大數(shù)據(jù)量的高速傳輸，本文基于Xilinx公司的SOPC架構，片上集成了千兆以太網(wǎng)控制器，無須外加專用的以太網(wǎng)控制芯片；移植VxWorks操作系統(tǒng)，采用TCP／IP協(xié)議與顯示控制端通信。設計的數(shù)據(jù)傳輸系統(tǒng)，經(jīng)測試得到了247Mbps的數(shù)據(jù)傳輸速率。

1 成像聲納數(shù)據(jù)傳輸系統(tǒng)總體設計

本文成像聲納指標：量程4～100m，波束數(shù)512，量程分辨率5cm，最高幀率15Hz，通信接口為以太網(wǎng)接口。

成像聲納中整個工作流程如圖1所示，本文主要研究數(shù)據(jù)傳輸模塊。數(shù)據(jù)傳輸?shù)哪康氖菍崿F(xiàn)從水下設備把大量的聲納成像數(shù)據(jù)通過以太網(wǎng)發(fā)送到干端計算機進行成像顯示。當探測量程為100m時，幀率為7.5Hz，數(shù)據(jù)輸入速率為7.68MB／s，所以要求網(wǎng)絡傳輸速度能達到61.44Mbps。為了保證網(wǎng)絡速度盡可能高，確保每幀接收到的圖像都能傳送出去，本文以2倍網(wǎng)速120Mbps為開發(fā)目標。

圖1 成像聲納數(shù)據(jù)流向圖

系統(tǒng)中的FPGA選用Xilinx公司Virtex－5系列XC5VFX70T，該FPGA內嵌PowerPC440處理器，最高主頻可達550MHz。系統(tǒng)數(shù)據(jù)傳輸模塊的總體方案如圖2所示，以Virtex－5FPGA為核心，基于SOPC架構，以PLB為總線，在PowerPC440處理器上移植VxWorks操作系統(tǒng)。通過操作系統(tǒng)來管理網(wǎng)絡、串口等外圍接口，利用FPGA強大的邏輯資源和功能豐富的IP核，配合相應的外圍芯片，在VxWorks操作系統(tǒng)上實現(xiàn)網(wǎng)絡數(shù)據(jù)的傳輸。

圖2 系統(tǒng)總體設計框圖

2 FPGA硬件邏輯設計

2.1 可編程片上系統(tǒng)構建

本文片上系統(tǒng)的設計框圖如圖3所示。由于系統(tǒng)調試需要，系統(tǒng)中加入了RS232串口；FLASH作為系統(tǒng)ROM，固化操作系統(tǒng)鏡像、存儲TVG曲線等參數(shù)；DDR2作為系統(tǒng)RAM，用于緩存數(shù)據(jù)，DDR2采用MPMC存儲器控制器IP核；以太網(wǎng)MAC核采用Xilinx公司的xps＿ll＿temac三態(tài)以太網(wǎng)MAC IP核。在系統(tǒng)中，要傳輸?shù)臄?shù)據(jù)從自定義IP核中產(chǎn)生或者從外部輸入，通過NPI接口暫存入DDR2中；數(shù)據(jù)達到一定數(shù)量后，通過DMA通道從千兆以太網(wǎng)發(fā)送出去。根據(jù)該設計框圖在XPS中進行具體配置。

圖3 基于Virtex－5的片上系統(tǒng)設計框圖

2.2 千兆以太網(wǎng)硬件配置

以太網(wǎng)接口的通信速度由網(wǎng)卡決定，本系統(tǒng)在干端PC機采用高速率千兆以太網(wǎng)卡，千兆以太網(wǎng)技術具有傳輸速度快、距離遠、向下兼容10／100Mbps以太網(wǎng)特性[4]，可以滿足系統(tǒng)需求。

在濕端數(shù)據(jù)發(fā)送端的FPGA中添加用于千兆以太網(wǎng)通信的 MAC核xps＿ll＿temac，它基于PLB總線控制，通過Xilinx LocalLink總線完成高效的數(shù)據(jù)傳輸與接收，無需通過verilog代碼編寫MAC協(xié)議等。為了達到千兆網(wǎng)速，本系統(tǒng)配置MAC核使用GMII接口運行頻率125 MHz，工作在1Gbps的模式。外圍以太網(wǎng)PHY物理層芯片配合選用美國Marvell公司的88E1111芯片，通過引腳配置芯片為千兆工作模式，從而進行引腳連接，保證硬件工作千兆狀態(tài)。

2.3 自定義IP核設計

成像聲納中，前端波束形成后的數(shù)據(jù)輸入，輸入時鐘頻率為7.68MHz，每次輸入8位數(shù)據(jù)。輸入的數(shù)據(jù)要通過操作系統(tǒng)的TCP協(xié)議發(fā)送到上層軟件，而VxWorks操作的數(shù)據(jù)是在DDR2中，這就需要將外部輸入的數(shù)據(jù)寫入DDR2，自定義IP核就主要完成這個工作，保證所有數(shù)據(jù)盡可能快地寫入DDR2并發(fā)送給干端顯控軟件。

2.3.1 兩種數(shù)據(jù)存儲方法

①FIFO緩存。自定義IP核通過PLB總線連接PowerPC440處理器，處理器可以通過寄存器和底層通信，控制數(shù)據(jù)的傳輸。自定義IP核內部提供FIFO服務，外部數(shù)據(jù)可以先存入FIFO，然后操作系統(tǒng)端從FIFO中讀出數(shù)據(jù)并存入DDR2。FIFO接口基于PLB總線控制，數(shù)據(jù)輸入／輸出工作時鐘頻率都為100MHz，F(xiàn)IFO寬度32位，則理論數(shù)據(jù)傳輸速率為3.2Gbps。

②NPI接口。MPMC是支持雙數(shù)據(jù)傳輸模式（DDR和DDR2）和單數(shù)據(jù)傳輸模式（SDRAM）的參數(shù)化內存控制器，提供了8個相互獨立的端口來存取內存[7]。NPI接口是讓用戶在自己的設計中利用MPMC特性的接口。選用MPMC作為DDR2的控制器，并將其配置為兩端口模式，一個端口配置為PPC440MC，和PowerPC440處理器相連；另一個端口配置為NPI接口，和用戶IP核相連，NPI接口可以直接把數(shù)據(jù)寫入DDR2。DDR2和NPI接口的工作頻率都為200MHz，數(shù)據(jù)寬度支持64位、32位[7]，則理論數(shù)據(jù)傳輸速率最高可達12.8Gbps，完全可以滿足系統(tǒng)需求。

2.3.2 本系統(tǒng)數(shù)據(jù)存儲方法

由于數(shù)據(jù)輸入時鐘頻率為7.68Hz，所以無論采用FIFO或者NPI接口，都需要先經(jīng)過RAM調整時鐘域。在自定義IP核設計中，先采用兩個雙口RAM進行乒乓緩存，然后采用NPI接口，直接把數(shù)據(jù)按幀寫入DDR2中，圖4為自定義IP核內部邏輯。clk 7.68MHz為數(shù)據(jù)輸入時鐘，en為幀使能信號，data 8位為輸入數(shù)據(jù)。雙口RAM寫時鐘即clk 7.68MHz，每次寫入8位；讀時鐘為200MHz，每次讀取32位，并寫入NPI接口中，寫NPI接口采用8字長帶緩沖行寫操作時序，在地址請求的同一周期給出地址確認信號。

圖4 自定義IP核內部邏輯圖

3 VxWorks傳輸軟件優(yōu)化設計

3.1 VxWorks操作系統(tǒng)移植

VxWorks操作系統(tǒng)在Virtex－5FX70T上的移植主要包括板級支持包（BSP）的開發(fā)、BSP和VxWorks映像的編譯和下載。BSP是介于主板硬件和操作系統(tǒng)之間的一層，主要目的是為了支持操作系統(tǒng)，使之能夠更好地運行于硬件主板。BSP的開發(fā)主要通過修改Xilinx公司EDK套件中BSP生成器產(chǎn)生的BSP包完成。

①config.h文件修改：config.h文件主要設置啟動行、內存地址和大小、屏蔽一些組件、自定義宏等，涉及的主要修改略——編者注。

②Makefile文件修改：Makefile文件是構造Vx－Works映像的批處理文件，本方案在生成SOPC架構時選擇了硬件浮點單元，所以選用gnu為編譯工具，并且ROM和RAM的宏定義和config.h中一致。代碼略——編者注。

3.2 千兆網(wǎng)卡驅動文件優(yōu)化

本方案采用 MAC（xps＿ll＿temac）＋PHY（88E1111）方案，底層驅動程序在BSP包的ppc440＿drv＿csp＼xsrc文件夾中。在xlltemac＿end＿adapter.c中選擇使用DMA方式，并在xlltemac＿end＿adapter.h修改一些常量定義，如緩沖區(qū)、緩沖池的大小，產(chǎn)生中斷的門限值等。由于本方案主要用于發(fā)送，所以增加發(fā)送默認BD值為2 048，這樣在發(fā)送大數(shù)據(jù)包時可以一次性發(fā)送，而不需要分多次發(fā)送，從而減小延時。其他參數(shù)的修改略——編者注。

3.3 TCP網(wǎng)絡數(shù)據(jù)發(fā)送設計

根據(jù)修改的BSP包建立VxWorks工程后，在userA－ppInit.c中編寫網(wǎng)絡通信程序，從而實現(xiàn)波束數(shù)據(jù)發(fā)送。網(wǎng)絡通信一般可以通過套接字（socket）實現(xiàn)，一個套接口是通信的一端，VxWorks提供了標準的BSD套接字[10]。BSD套接字主要有流套接口和數(shù)據(jù)報套接口兩種。數(shù)據(jù)報套接字使用UDP協(xié)議捆綁某一端口，而流套接字使用TCP協(xié)議捆綁某一端口。與TCP相比，UDP提供了一個相對簡單但適應性很強的通信方式，兩者都支持雙向數(shù)據(jù)流，但是UDP協(xié)議并不保證數(shù)據(jù)的可靠、有序、無重復性，而TCP協(xié)議通過三次握手提供雙向、有序、無重復的數(shù)據(jù)流服務，通信可靠，對數(shù)據(jù)有重發(fā)和校驗機制[10]。

本設計中為了確保數(shù)據(jù)的正確傳輸，沒有丟失，采用了TCP協(xié)議。圖5為VxWorks中網(wǎng)絡數(shù)據(jù)發(fā)送流程圖，采用VxWorks多任務編程模式。SendProc負責發(fā)送數(shù)據(jù)，每次發(fā)送2 048個char類型的數(shù)據(jù)；StopProc任務實時接收停止命令。

圖5 VxWorks網(wǎng)絡數(shù)據(jù)發(fā)送

3.4 網(wǎng)絡性能優(yōu)化

通信系統(tǒng)的數(shù)據(jù)傳輸要經(jīng)過OS內存處理、TCP／IP協(xié)議棧和網(wǎng)絡設備及其驅動等，通信過程中的系統(tǒng)開銷包括字節(jié)開銷和分組開銷[11]。為了提高數(shù)據(jù)傳輸性能，需要減少系統(tǒng)開銷。

3.4.1 減少字節(jié)開銷

字節(jié)開銷主要來自系統(tǒng)中傳送、拷貝數(shù)據(jù)和計算校驗和。所謂計算校驗和，即網(wǎng)絡傳輸中由于各種干擾，會發(fā)生數(shù)據(jù)傳輸錯誤，為了檢測這種錯誤，通常采用因特網(wǎng)校驗和算法，從而增加了系統(tǒng)開銷[11]。

通常在接收端和發(fā)送端的校驗和都是由CPU計算，須有CPU從內存系統(tǒng)載入所有數(shù)據(jù)，再進行一系列加法操作，必然占用較多的系統(tǒng)資源。本設計通過采用硬件執(zhí)行校驗和算法，在PC機端和xps＿ll＿temac核中開啟硬件校驗和，由DMA接口的硬件來計算校驗和，即校驗和卸載，這樣避免占用CPU資源，降低字節(jié)開銷。

3.4.2 減少分組開銷

分組開銷包括分配和釋放系統(tǒng)緩沖區(qū)、執(zhí)行TCP／IP協(xié)議代碼，以及處理設備中斷帶來的開銷。在發(fā)送端，應用程序向接收端發(fā)送數(shù)據(jù)時，操作系統(tǒng)首先分配系統(tǒng)緩沖區(qū)，存放傳輸數(shù)據(jù)，執(zhí)行TCP／IP協(xié)議代碼，將數(shù)據(jù)分段處理為TCP／IP分組。當發(fā)送完一個分組后，就向操作系統(tǒng)發(fā)送設備中斷，操作系統(tǒng)就要處理設備中斷，釋放系統(tǒng)緩沖區(qū)。TCP／IP段大小一般取 MTU尺寸，MTU即最大網(wǎng)絡傳輸單元。所以，如果增大TCP／IP分組數(shù)據(jù)包大小，就可以減少分包的次數(shù)，從而減少開銷。本設計在配置xps＿ll＿temac核時，增加接收與發(fā)送FIFO容量，并在VxWork網(wǎng)卡驅動中增加MTU的大小。在socket編程時，修改默認的接收發(fā)送緩沖區(qū)值，從而減少數(shù)據(jù)的傳輸阻塞，減少分組開銷。

另外，在沒有中斷調節(jié)的情況下，系統(tǒng)要處理大量的中斷，CPU的使用量以更高的數(shù)據(jù)速率增加，所以本設計中開啟中斷調節(jié)功能，設置中斷節(jié)流率為中，根據(jù)網(wǎng)絡的流量情況，動態(tài)調整發(fā)起處理器中斷的頻率。

4 測試結果與分析

在測試數(shù)據(jù)傳輸性能時采用的PC機的硬件平臺為Intel奔騰，3.19GHz CPU，1.86GB內存，網(wǎng)卡為Intel 82578DM Gigabit Network網(wǎng)卡。

4.1 網(wǎng)速測試

測試網(wǎng)速時，采用while循環(huán)不停地向顯控軟件發(fā)送數(shù)據(jù)，測試網(wǎng)絡接口所能達到的最大網(wǎng)絡傳輸速度。網(wǎng)絡傳輸速度測試結果如表1所列，和其他成像聲納數(shù)據(jù)傳輸方案的對比如表2所列，網(wǎng)速測試圖略——編者注。

表1 網(wǎng)絡傳輸速度測試

表2 和其他成像聲納數(shù)據(jù)傳輸方案對比

通過測試可以看出，基于Virtex－5FPGA和VxWorks的SOPC架構下網(wǎng)絡數(shù)據(jù)傳輸方案實際可以達到的網(wǎng)絡傳輸速度平均為245Mbps，達到千兆網(wǎng)性能的25%，并且性能明顯優(yōu)于參考文獻[2][3]的數(shù)據(jù)傳輸方案。

4.2 IP核數(shù)據(jù)傳輸測試

實際測量，對比自定義IP核把外部數(shù)據(jù)寫入DDR2的兩種方案。通過對比測試可以看出，采用MPMC存儲器中的NPI接口寫DDR2，然后進行網(wǎng)絡傳輸數(shù)據(jù)，速度明顯優(yōu)于FIFO讀寫，并超過了120Mbps的設計目標。兩種傳輸方案對比如表3所列。

表3 兩種傳輸方案對比

結 語

本文在Xilinx Virtex－5FX70T上基于SOPC嵌入式架構，移植VxWorks操作系統(tǒng)進行數(shù)據(jù)傳輸時，網(wǎng)絡利用率達到25%，明顯優(yōu)于參考文獻[2][3]的數(shù)據(jù)傳輸方案。并且，采用MPMC存儲器控制器的NPI接口，將聲納成像數(shù)據(jù)寫入DDR2并進行網(wǎng)絡傳輸，網(wǎng)絡利用率仍能達到18%。該設計方式已經(jīng)成功應用于項目，并取得了良好的效果。此外，根據(jù)成像聲納的實際工作性能需求，該方案不僅能滿足當前的成像聲納數(shù)據(jù)傳輸61.44Mbps的需求，還可以適應以后更高分辨率的聲納圖像傳輸，甚至將接口稍作改變，可以應用于其他需要高速率網(wǎng)絡數(shù)據(jù)傳輸?shù)念I域。

編者注：本文為期刊縮略版，全文見本刊網(wǎng)站www.mesnet.com.cn。

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