孫大鷹 徐申 徐玉珉 孫偉鋒 陸生禮

(東南大學國家專用集成電路系統(tǒng)工程技術(shù)研究中心，南京 210096)

隨著半導體制造工藝的快速發(fā)展，消費類嵌入式應用系統(tǒng)(如智能手機、平板電腦等)的功能越來越復雜，體積越發(fā)簡潔，用戶體驗不斷提升，嵌入式系統(tǒng)處理器的功耗也大幅提高，如何延長系統(tǒng)待機時間成為研究者們關(guān)注的重點.增加系統(tǒng)的電池容量和提高功耗的利用效率是延長待機時間的2種有效方法［1-3］.

近年來，單電池容量暫無提升.多電池供電調(diào)節(jié)技術(shù)通過挖掘多電池之間存在的非線性關(guān)系，選擇合適的電池組合來供電，增強了處理器的續(xù)航能力，但難以降低系統(tǒng)的體積和成本［4-5］.多閾值電壓技術(shù)在保證處理器關(guān)鍵時序要求的基礎(chǔ)上，提高非關(guān)鍵路徑閾值電壓，以降低漏電功耗，但難以有效降低處理器整體功耗［6-7］.功耗門控技術(shù)根據(jù)處理器內(nèi)部任務(wù)執(zhí)行狀態(tài)，動態(tài)控制邏輯單元的電源網(wǎng)絡(luò)以降低功耗，但電路實現(xiàn)相對困難［8］.文獻［9］通過降低處理器執(zhí)行任務(wù)的工作頻率以部分降低功耗，然而工作頻率的降低將會導致指令執(zhí)行周期變長，難以有效降低任務(wù)能耗.文獻［10］借助片外電源調(diào)節(jié)單元，實現(xiàn)運行電壓可變調(diào)節(jié)，且運行電壓與工作頻率組合匹配，實現(xiàn)工作頻率與運行電壓協(xié)同調(diào)節(jié)，但是難以根據(jù)任務(wù)執(zhí)行狀態(tài)的變化自適應調(diào)節(jié)以進一步降低功耗.

為了降低嵌入式應用系統(tǒng)的功耗和成本，本文設(shè)計實現(xiàn)了一種應用于低功耗嵌入式處理器的功耗動態(tài)管理策略.該管理策略根據(jù)處理器執(zhí)行任務(wù)的需求變化，實現(xiàn)工作模式的切換和工作頻率與電壓的調(diào)節(jié)，在滿足功能與性能要求的基礎(chǔ)上降低了功耗.同時，為了支持實時動態(tài)調(diào)節(jié)工作電壓，降低嵌入式系統(tǒng)的成本，提高其簡潔性，設(shè)計集成了電壓供給單元.基于嵌入式應用系統(tǒng)樣機的實測結(jié)果表明，樣機執(zhí)行不同進程任務(wù)時，功耗均明顯降低，嵌入式系統(tǒng)集成度提高，板級應用系統(tǒng)面積和成本降低，為增加系統(tǒng)電池容量的多電池供電和調(diào)節(jié)技術(shù)應用提供了空間.

1 應用功耗動態(tài)管理策略的嵌入式處理器

圖1為采用功耗動態(tài)管理策略的嵌入式處理器整體示意圖.處理器采用高速AHB總線和低速總線；內(nèi)核CPU與高速AHB總線相連；處理器內(nèi)嵌高速片上存儲器，同時通過存儲器接口連接片外存儲器單元等，提高處理數(shù)據(jù)容量.處理器集成了多個功能模塊，適應于多種應用需求.

圖1 嵌入式處理器整體示意圖

4路電壓供給單元DC-DC變換器受功耗管理單元PMU控制，通過AMBA總線與CPU內(nèi)核通信，支持在線實時動態(tài)調(diào)節(jié)，滿足片上處理器和片外應用系統(tǒng)的多種電壓需求.第1路DC-DC變換器［11-12］輸出可變電壓 0.7 ～1.8 V，供給處理器內(nèi)部數(shù)字邏輯單元(包括內(nèi)核、片上存儲器和邏輯功能單元等)；第2路 DC-DC變換器輸出恒壓1.2 V，供給 PLL單元［13］；第3路 DC-DC 變換器輸出恒壓3.3 V，供給I/O單元；第4路DC-DC變換器輸出可變電壓值，根據(jù)片外應用需求設(shè)定其輸出范圍.

2 功耗動態(tài)管理策略

嵌入式處理器功耗主要包括動態(tài)功耗與靜態(tài)功耗，其關(guān)系可以表示為

式中，P為處理器功耗；Pdynamic為動態(tài)功耗；Pstatic為靜態(tài)功耗；C為負載電容的容值；V為工作電壓；α為信號變化翻轉(zhuǎn)率；f為工作頻率；Idq為靜態(tài)電流的總和.

由式(1)可知，嵌入式處理器的功耗由眾多因素決定；負載電容容值由處理器采用的工藝所決定.為降低嵌入式處理器的整體功耗，設(shè)計了一種功耗動態(tài)管理策略.處理器執(zhí)行任務(wù)過程中，設(shè)定多種工作模式，根據(jù)執(zhí)行任務(wù)狀態(tài)的變化情況，動態(tài)切換工作模式.同時，為進一步降低處理器功耗，在normal模式下，處理器根據(jù)執(zhí)行任務(wù)的需求，自適應動態(tài)調(diào)節(jié)工作頻率和工作電壓，在滿足任務(wù)執(zhí)行性能需求的基礎(chǔ)上，降低任務(wù)功耗，有效提高功耗利用效率.

2.1 工作模式切換

處理器包含4種工作模式，即normal模式、idle模式、slow模式和sleep模式.根據(jù)執(zhí)行任務(wù)進程，切換不同工作模式，以降低系統(tǒng)的功耗.在normal模式下，系統(tǒng)運行在高速時鐘下，高速時鐘由PLL單元提供；在slow模式下，系統(tǒng)運行在低速時鐘下，PLL單元被關(guān)閉，所有邏輯單元時鐘來自于低頻晶振時鐘；在idle模式下，關(guān)閉CPU內(nèi)核的時鐘源，使內(nèi)核休眠；在sleep模式下，內(nèi)核、片上存儲器和其他功能模塊的時鐘信號被關(guān)斷，需要恢復信號使其重新運行.

根據(jù)處理器執(zhí)行任務(wù)進程的不同，實時動態(tài)切換工作模式，以降低處理器的功耗，其工作模式切換流程圖見圖2.由圖可知，處理器在無任何進程任務(wù)處理時處于sleep模式，此時處理器內(nèi)部模塊時鐘關(guān)斷，功耗主要體現(xiàn)為靜態(tài)功耗；當處理器啟動任意進程任務(wù)時，通過恢復信號進入slow模式，處理器工作在低速時鐘狀態(tài)下，且處于低頻狀態(tài)，功耗較小.當進程任務(wù)需要高速運行時，低頻時鐘經(jīng)過PLL單元倍頻處理，進入normal模式，處理器處于高頻狀態(tài)，功耗增大；當進程任務(wù)無需高速狀態(tài)時，則可以關(guān)閉PLL單元，處理器恢復到slow模式.處理器處于slow模式或者normal模式下，任務(wù)進程間隙處于空閑狀態(tài)時，將從各自模式切換到idle模式，即關(guān)閉處理器內(nèi)核，以減少功耗；進程重新執(zhí)行時，通過喚醒信號恢復到先前的工作模式.所有進程任務(wù)執(zhí)行完畢后，處理器切換到sleep模式.

圖2 處理器工作模式切換流程圖

2.2 動態(tài)頻率/電壓的調(diào)節(jié)

在normal模式下，處理器運行在倍頻后的時鐘頻率下高速執(zhí)行進程任務(wù)，由于工作頻率較高，處理器功耗指數(shù)增加.為了在滿足任意進程任務(wù)執(zhí)行性能需求的基礎(chǔ)上有效降低功耗，根據(jù)任務(wù)進程負載信息，自適應預測調(diào)節(jié)工作頻率，同時根據(jù)工作頻率的變化，結(jié)合片上集成電源供給單元，實時動態(tài)調(diào)節(jié)工作電壓.

2.2.1 動態(tài)頻率的調(diào)節(jié)

在處理器執(zhí)行任意任務(wù)的進程中，通過監(jiān)控關(guān)鍵寄存器的狀態(tài)統(tǒng)計信息，獲得相應的負載信息δ(n).同時，根據(jù)負載信息彼此之間的連續(xù)關(guān)聯(lián)關(guān)系，預測負載信息的變化趨勢，以調(diào)整工作頻率.負載信息累計迭代公式為

處理器工作頻率動態(tài)調(diào)節(jié)示意圖見圖3.功耗管理單元PMU連續(xù)監(jiān)控處理器內(nèi)核、存儲器單元和總線單元等各種關(guān)鍵寄存器的狀態(tài)統(tǒng)計信息.根據(jù)監(jiān)控記錄的負載信息數(shù)據(jù)，控制單元執(zhí)行累計迭代計算，預測隨后的負載信息，以調(diào)整控制輸出數(shù)據(jù).PLL單元根據(jù)輸出數(shù)據(jù)，將晶振低頻輸入時鐘轉(zhuǎn)換成相應的系統(tǒng)運行時鐘，動態(tài)調(diào)整處理器各單元的工作頻率.由于累計迭代計算為多次項，對實際計算量和預測控制精度需求進行折中考慮，以監(jiān)控記錄負載信息為基礎(chǔ)，采用三階預測近似處理，即

式中，σ1，σ2，σ3為迭代系數(shù)，其值由最小二乘法擬合而得.

圖3 工作頻率動態(tài)調(diào)節(jié)示意圖

處理器的動態(tài)功耗與信號變化翻轉(zhuǎn)率成正比關(guān)系，當某功能單元處于閑置狀態(tài)時，關(guān)斷其時鐘信號，即可降低功耗.系統(tǒng)時鐘通過分頻器轉(zhuǎn)換成不同的時鐘頻率信號，主要包括提供給AHB總線的高頻時鐘信號和提供給APB總線的低頻時鐘信號；而特定功能單元的時鐘信號則由門控時鐘單元控制其開關(guān)狀態(tài).

2.2.2 動態(tài)電壓的調(diào)節(jié)

處理器根據(jù)執(zhí)行任務(wù)進程的差異，動態(tài)調(diào)整系統(tǒng)總線AHB/APB的時鐘頻率，同時也對相應的工作電壓進行動態(tài)調(diào)節(jié)，以進一步降低功耗.

圖4為動態(tài)電壓調(diào)節(jié)示意圖.圖中，Vref為輸出電壓參考值.功耗管理單元PMU監(jiān)控工作頻率信息和執(zhí)行任務(wù)信息，根據(jù)所監(jiān)控的信息，結(jié)合電壓/頻率信息對應表，輸出相應的控制數(shù)據(jù).電壓控制單元根據(jù)控制數(shù)據(jù)，結(jié)合片上集成DC-DC變換器控制邏輯，輸出相應的電壓控制數(shù)據(jù).片上集成DC-DC變換器支持動態(tài)電壓調(diào)節(jié)，根據(jù)電壓控制單元的輸出控制信號，改變基準電壓值，以調(diào)節(jié)輸出電壓為特定工作頻率對應的需求電壓.電壓控制單元實時監(jiān)控運行電壓，以便系統(tǒng)實時調(diào)整.

圖4 動態(tài)電壓調(diào)節(jié)示意圖

單路片上集成DC-DC變換器的結(jié)構(gòu)框圖見圖5.變換器根據(jù)電壓控制單元的輸出控制信號與離散的輸出電壓信號得到誤差信號；補償控制單元根據(jù)誤差信號輸出對應的占空比信號；占空比信號經(jīng)過脈寬調(diào)制驅(qū)動變換器功率級，以調(diào)整輸出信號值.當電壓控制單元的參考電壓控制信號動態(tài)變化時，DC-DC變換器動態(tài)調(diào)節(jié)輸出電壓.

圖5 單路可變電壓DC-DC變換器的結(jié)構(gòu)框圖

3 實驗驗證

3.1 處理器版圖與嵌入式系統(tǒng)樣機

采用功耗動態(tài)管理策略的嵌入式低功耗處理器版圖見圖6.處理器采用130 nm標準CMOS工藝，面積為5.6 mm ×4.2 mm.

圖6 嵌入式處理器版圖

基于此處理器的嵌入式應用系統(tǒng)樣機整機圖見圖7.根據(jù)功能需求，嵌入式應用系統(tǒng)僅需少量片外器件即可應用，系統(tǒng)的簡潔性得到了有效提高，成本也明顯降低.嵌入式應用系統(tǒng)樣機支持磁條卡刷卡交易，支持以太網(wǎng)接入電信/網(wǎng)通運營平臺，支持無線數(shù)據(jù)傳輸接入和撥打電話功能，具備熱敏打印輸出、語音提示報警、灰度屏顯示等功能.

圖7 嵌入式應用系統(tǒng)樣機整機圖

3.2 功耗策略驗證

嵌入式應用系統(tǒng)樣機的任務(wù)執(zhí)行進程示意圖見圖8.由圖可知，處理器經(jīng)過初始化、內(nèi)核引導和系統(tǒng)文件掛載，啟動相應的任務(wù)控制應用程序，執(zhí)行相應的任務(wù).處理器內(nèi)核根據(jù)特定的應用程序需求，通過調(diào)節(jié)PLL單元和DC-DC單元，提供相應的運行頻率和工作電壓.

圖8 嵌入式應用系統(tǒng)任務(wù)執(zhí)行進程示意圖

3.2.1 工作模式切換

采用功耗管理策略的嵌入式處理器在不同工作模式下的功耗對比見表1.所測試功耗為處理器動態(tài)可調(diào)邏輯單元的功耗，不包括I/O端口功耗、PLL功耗和外圍元件功耗；處理器執(zhí)行銀行卡刷卡任務(wù)進程.根據(jù)任務(wù)進程中不同的任務(wù)狀態(tài)，調(diào)節(jié)處理器運行于不同工作模式下.在normal模式下，處理器運行時鐘由PLL單元提供，運行頻率為88 MHz，運行電壓為1.45 V.關(guān)閉CPU運行時鐘，進入idle模式，功能模塊時鐘存在，由于CPU進入休眠狀態(tài)，idle模式下功耗小幅降低.關(guān)閉PLL時鐘后，處理器運行時鐘由外圍低頻晶振提供，處理器切換到slow模式，PMU單元根據(jù)模式狀態(tài)調(diào)節(jié)運行電壓至1.2 V，此時處理器正常工作，功耗大幅降低.關(guān)閉所有時鐘信號后，處理器進入sleep模式，需要喚醒信號處理器方可切換到其他模式，此時PMU單元盡量將運行電壓降至低值，測試結(jié)果表明，此時處理器的工作電壓低于1 V，無法正常運行.

表1 不同工作模式下處理器的功耗對比

3.2.2 動態(tài)頻率/電壓調(diào)節(jié)

normal模式下，處理器根據(jù)執(zhí)行任務(wù)需求的變化，通過門控時鐘管理單元控制相應功能模塊的開關(guān)狀態(tài)，不同情況下的功耗對比見表2.表中，最小功耗為僅打開內(nèi)核與內(nèi)部存儲器模塊時的功耗；銀行卡刷卡功耗為執(zhí)行銀行卡刷卡任務(wù)時的功耗，此時內(nèi)核、內(nèi)部存儲器模塊與智能卡控制模塊均處于開啟狀態(tài)；最大功耗為內(nèi)核與所有功能模塊均打開時的功耗.由表2可知，通過時鐘門控單元動態(tài)控制功能模塊的開啟狀態(tài)可以降低功耗.

表2 不同情況下處理器的功耗對比

處理器在normal模式下高速執(zhí)行任意進程任務(wù)時，根據(jù)負載信息處理器動態(tài)調(diào)節(jié)工作頻率，同時，片上集成DC-DC變換器根據(jù)電壓控制單元的控制數(shù)據(jù)，調(diào)節(jié)變換器的參考電壓，并根據(jù)參考電壓，調(diào)節(jié)輸出電壓至相應頻率的電壓.圖9為片上集成DC-DC變換器的工作示意圖.由圖可知，DCDC變換器根據(jù)參考電壓的變換，實時調(diào)整相應的輸出電壓.處理器執(zhí)行銀行卡刷卡進程時，根據(jù)所監(jiān)測的負載信息，處理器功耗管理單元PMU動態(tài)調(diào)整控制輸出數(shù)據(jù)，PLL單元隨之快速調(diào)節(jié)系統(tǒng)時鐘；與此同時，根據(jù)電壓/頻率信息對應表，電壓控制單元根據(jù)控制數(shù)據(jù)，結(jié)合片上集成DC-DC變換器快速實現(xiàn)工作電壓的快速穩(wěn)定調(diào)節(jié).如圖10所示，處理器的工作頻率由88 MHz調(diào)整為48 MHz，工作電壓亦隨之由1.45 V改變?yōu)?.20 V.工作頻率與工作電壓的降低可最大程度地降低處理器的功耗.

圖9 片上集成DC-DC變換器的工作示意圖

圖10 動態(tài)頻率/電壓調(diào)節(jié)示意圖

處理器執(zhí)行不同進程任務(wù)時，無功耗管理策略與采用功耗管理策略下的處理器功耗對比見表3.由表可知，處理器分別執(zhí)行銀行卡刷卡任務(wù)進程、數(shù)據(jù)傳輸任務(wù)進程和熱敏打印進程時，采用功耗管理策略后，邏輯單元的功耗分別降低了62.5%，39.5%和8.0%，從而可以有效提高嵌入式處理器的續(xù)航時間.

表3 處理器功耗對比

4 結(jié)語

本文設(shè)計實現(xiàn)了一種應用于低功耗嵌入式處理器的功耗動態(tài)管理策略.該管理策略根據(jù)執(zhí)行任務(wù)的需求變化，動態(tài)調(diào)節(jié)處理器的工作頻率與電壓，以降低動態(tài)功耗，并采用多種工作模式實時切換，以保證在處理器閑置情況下仍能有效降低功耗.同時，為了降低嵌入式應用系統(tǒng)的成本，提高其簡潔性，設(shè)計集成了電壓供給單元.基于嵌入式系統(tǒng)樣機的實測結(jié)果表明，采用功耗動態(tài)管理策略的嵌入式處理器在滿足應用功能與性能需求的基礎(chǔ)上，能夠有效降低功耗，從而進一步提高產(chǎn)品的續(xù)航能力.

References)

［1］Piguet C.Low power design of 8 bit embedded cool RISC microcontroller cores［J］.IEEE Journal of Solid-State Circuits，1997，32(7):1067-1077.

［2］Markus H，Christian K，Seippel D，et al.Evolution on SoC integration:GSM baseband radio in 0.13 μm CMOS extended by fully integrated power management unit［J］.IEEE Journal of Solid-State Circuits，2008，43(1):236-245.

［3］Schoellkopf J P，Magarshack P.Low power design solutions for wireless multimedia SoCs［J］.IEEE Transactions on Design and Test of Computers，2009，26(2):20-29.

［4］Martin T L.Nonideal battery properties and their impact on software design for wearable computers［J］.IEEE Transactions on Computers，2003，52(8):979-984.

［5］Chowdhury P，Chakrabarti C.Static task scheduling algorithms for battery powered DVS systems［J］.IEEE Transactions on VLSI Systems，2005，13(2):226-237.

［6］Tawfik S A，Kursun V.Low power and high speed multi threshold voltage interface circuits［J］.IEEE Transactions on VLSI Systems，2009，17(5):638-645.

［7］Amelifard B，F(xiàn)allah F，Pedram M.Low power fanout optimization using multi threshold voltages and multi channel lengths［J］.IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems，2009，28(4):478-489.

［8］Xu H，Vemuri R，Jone W B.Dynamic characteristics of power gating during mode transition［J］.IEEE Transactions on VLSI Systems，2011，19(2):237-249.

［9］Cheng S，Tong H T，Martinez S，et al.A fully differential low power divide by 8 injection locked frequency divider up to 18 GHz［J］.IEEE Journal of Solid-State Circuits，2007，42(3):583-591.

［10］Lee J，Nam B G，Yoo H J.Dynamic voltage and frequency scaling(DVFS)scheme for multi domains power management［C］//Proceedings of 2007 IEEE Asian Solid-State Circuits Conference.Jeju，Korea，2007:360-363.

［11］Liu Y F，Meyer E，Liu X.Recent developments in digital control strategies for DC/DC switching power converters ［J］. IEEE Transactions on Power Electronics，2009，24(11):2567-2577.

［12］Barai M，Sengupta S，Biswas J.Digital controller for DVS enabled DC-DC converter［J］.IEEE Transactions on Power Electronics，2010，25(3):557-573.

［13］Ghartemani M K，Khajehoddin S A，Jain PK，et al.Problems of startup and phase jumps in PLL systems［J］.IEEE Transactions on Power Electronics，2012，27(4):1830-1838.