李鵬飛，孟令軍，喬文生，于 磊

(中北大學(xué)a.電子測試技術(shù)國家重點(diǎn)實驗室;b.儀器科學(xué)與動態(tài)測試教育部重點(diǎn)實驗室，山西 太原 030051)

責(zé)任編輯:時 雯

20世紀(jì)70年代初發(fā)展起來的新型半導(dǎo)體集成光電器件，經(jīng)過30多年的發(fā)展，IC輸出開關(guān)速度不斷提高，電子系統(tǒng)的規(guī)模越來越大，工作頻率不斷提高，信號傳輸速度也越來越快，為了保證信號傳輸?shù)馁|(zhì)量，出現(xiàn)了對信號完整性的考慮和設(shè)計上的優(yōu)化。另外，對低功耗的高速信號傳輸器件(如FPGA)常見的內(nèi)核電壓為1.2 V，對外界環(huán)境的要求也越來越高，如系統(tǒng)能容忍的噪聲裕量，這也突出了信號完整性問題。對于高速數(shù)據(jù)采集系統(tǒng)，數(shù)字邏輯電路的頻率達(dá)到或超過50 MHz，信號傳輸速度較高，延遲等就相對減少，建立時間、保持時間均在皮秒級［1］，從而增加了設(shè)計的復(fù)雜度。因此在高速數(shù)據(jù)采集系統(tǒng)設(shè)計時采用了對關(guān)鍵信號進(jìn)行信號完整性的仿真，保證關(guān)鍵信號的傳輸質(zhì)量，從而得出更為合理的設(shè)計。本設(shè)計采用具有較強(qiáng)高速信號仿真功能的Cadence軟件，完成疊層參數(shù)、信號拓?fù)浣Y(jié)構(gòu)的建立以及布線等造成的影響、信號間的串?dāng)_等。

在高速數(shù)據(jù)采集系統(tǒng)設(shè)計過程中，信號完整性上主要解決3個問題:對關(guān)鍵信號建立正確合理的拓?fù)浣Y(jié)構(gòu);滿足系統(tǒng)相應(yīng)時序間的配合要求(信號的建立時間、最小脈寬、保持時間以及相位疊加等);進(jìn)行信號優(yōu)化設(shè)計。

1 數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)及原理

數(shù)據(jù)采集(DAQ)是指從傳感器和其他待測設(shè)備等模擬和數(shù)字被測單元中自動采集非電量或者電量信號，送到上位機(jī)中進(jìn)行分析、處理。本系統(tǒng)采用ADS8508芯片，是一種具有12位的模數(shù)轉(zhuǎn)化和250 kHz高采樣率的ADC芯片，然后將該信號送到FPGA中，本系統(tǒng)采用的FPGA選用Altera公司的Cyclone II系列EP2C8Q208。FPGA作為系統(tǒng)的核心組件，控制采集通道的換置、A/D轉(zhuǎn)換器的啟/停、數(shù)據(jù)轉(zhuǎn)換后在內(nèi)部FIFO中存放等。圖1為多路數(shù)據(jù)采集系統(tǒng)電路連接框圖。

圖1 高速數(shù)據(jù)采集系統(tǒng)電路連接框圖

該系統(tǒng)實現(xiàn)數(shù)據(jù)的多路選擇、采集、預(yù)處理和編碼功能。模擬信號源于上游各路傳感器的模擬信號，經(jīng)信號調(diào)理電路進(jìn)行信號調(diào)理，通過多路模擬開關(guān)進(jìn)行多路切換選通，將選通的多路信號輸入模數(shù)轉(zhuǎn)換器ADS8508，轉(zhuǎn)換得到的模擬量傳送到采集控制單元(FPGA)中。此外，采集控制單元還對數(shù)字信號進(jìn)行適當(dāng)?shù)臄?shù)據(jù)預(yù)處理，數(shù)據(jù)被存儲在FPGA內(nèi)嵌的FIFO［2］中等待Ft245讀取。同時根據(jù)對FPGA內(nèi)建的寄存器操作來實現(xiàn)采集系統(tǒng)的其他功能，如復(fù)位、標(biāo)定等。

2 信號完整性分析

信號完整性即信號在信號線上的傳輸質(zhì)量。問題的主要根源是信號上升時間的減小。即使布線拓?fù)浣Y(jié)構(gòu)設(shè)計保持不變，如果采用了信號上升時間很小的IC芯片，現(xiàn)有設(shè)計也將處于臨界狀態(tài)或者停止工作。在高速數(shù)據(jù)采集設(shè)計中主要考慮的信號完整性問題包括布線、阻抗匹配、串?dāng)_等。

2.1 布線

布線對信號完整性的影響主要包括延時和容性負(fù)載反射。實際操作中PCB布線會遇經(jīng)過孔、焊盤、短的stub線等，這樣會不可避免地引起PCB布線長短的不一致，造成信號傳輸?shù)难訒r。此外，布線與過孔等相互之間均會產(chǎn)生寄生電容，必然對信號造成影響。走線中途的電容對信號的影響要從發(fā)射端和接受端兩個方面分析，對起點(diǎn)和終點(diǎn)都有影響。因此發(fā)生容性負(fù)載反射，對信號產(chǎn)生影響。

在高速信號中傳輸信號，延時是影響信號完整性的一個考慮因素，在電子系統(tǒng)中，當(dāng)傳輸信號在PCB走線上的延時超過相應(yīng)信號的最小建立時間、最小脈寬、保持時間以及相位疊加等就會造成時序錯誤，造成信號傳輸質(zhì)量下降。信號傳輸延遲主要取決于導(dǎo)線的長度和導(dǎo)線周圍介質(zhì)的介電常數(shù)。現(xiàn)今常見的PCB材料為FR4，其傳輸速度可達(dá)180 ps/in(1 in=2.54 cm)。對于同一塊高速信號傳輸?shù)腜CB板，解決延遲問題可以通過以下途徑:縮短信號收發(fā)端間的布線距離;對于時序相關(guān)的信號線布線長延時相差不能超過最小建立保持時間、最小脈寬以及保持時間等，從而保證信號傳輸質(zhì)量。

在信號傳輸過程中，信號遇到寄生電容時，電容會快速充電，充電電流和信號電壓上升快慢有關(guān)，充電電流公式為:I=C×dV/dt。在電容充電初期，阻抗很小，小于走線的特性阻抗［3］。信號在電容處發(fā)生負(fù)反射，這個負(fù)電壓信號和原信號疊加，使得發(fā)射端的信號產(chǎn)生下沖，引起發(fā)射端信號的非單調(diào)性。同理，信號到達(dá)接收端后，發(fā)生正反射，反射回來的信號到達(dá)電容位置，同樣發(fā)生負(fù)反射，反射回接收端的負(fù)反射電壓同樣使接收端信號產(chǎn)生下沖。

2.2 阻抗匹配

阻抗匹配是指負(fù)載阻抗與激勵源內(nèi)部阻抗互相適配，得到最大功率輸出的一種工作狀態(tài)。信號傳輸過程中負(fù)載阻抗等于信源內(nèi)阻抗(模與輻角分別相等)，可以實現(xiàn)信號傳輸?shù)耐暾浴?/p>

驅(qū)動源輸出信號，經(jīng)過的互連線可以等效為一個具有阻抗的網(wǎng)絡(luò)。信號利用阻抗網(wǎng)絡(luò)進(jìn)行信息傳播時，互連線構(gòu)成的阻抗網(wǎng)絡(luò)會隨著信號的電壓、電流變化引起瞬態(tài)阻抗的變化。這樣會造成信號相位疊加的不一致性，造成部分能量會被反射，剩余的能量仍會繼續(xù)傳輸。因此，在高頻電路中合適的阻抗匹配是保證信號完整性不可缺少的一個考慮因素。

2.3 串?dāng)_

信號串?dāng)_是信號高速傳輸時，沒有電氣連接的信號線之間的電壓和電流感應(yīng)產(chǎn)生的電磁耦合現(xiàn)象，即能量傳輸網(wǎng)絡(luò)間的耦合，造成高速信號傳輸上的失真。信號線之間的電壓和電流感應(yīng)產(chǎn)生的耦合可以等效為天線，產(chǎn)生交變磁場，處于磁場作用區(qū)域范圍之內(nèi)的其他信號線會感應(yīng)出信號電壓。串?dāng)_的強(qiáng)度取決于器件及導(dǎo)線的幾何尺寸和相互距離。

3 數(shù)據(jù)采集系統(tǒng)仿真設(shè)計與優(yōu)化

多路信號采集系統(tǒng)采用Cadence中的SigXplorer軟件對進(jìn)行信號完整性仿真及優(yōu)化。為了驗證系統(tǒng)方案的可行性，對系統(tǒng)前端信號進(jìn)行調(diào)理、多路選擇、信號隔離前后進(jìn)行分步仿真研究，實時監(jiān)測信號變化。

3.1 布線對信號完整性影響

多路信號采集系統(tǒng)中采用的模數(shù)轉(zhuǎn)化芯片為ADS8508，PCB板設(shè)計時為保證單一網(wǎng)絡(luò)的信號質(zhì)量應(yīng)盡量減少布線造成的延時，保證信號的完整性。本系統(tǒng)采用ADS8508芯片，當(dāng)ADS8508正常工作時轉(zhuǎn)化得到的數(shù)字信號在FPGA發(fā)出的Dataclk信號下降沿傳送［4］。因此，對系統(tǒng)關(guān)鍵信號Dataclk進(jìn)行信號完整性仿真及優(yōu)化設(shè)計，分別選取布線長度 100 mil(1 mil=0.025 4 mm)，1 000 mil，1 000 mil布線寬度為5 mil，8 mil，5 mil進(jìn)行信號完整性測試比較。

圖2為ADS8508到FPGA布線的Dataclk信號中利用SigXplorer軟件對進(jìn)行仿真原理圖。圖3為ADS8508到FPGA布線的Dataclk信號中利用SigXplorer軟件對進(jìn)行仿真波形整體比較圖。由圖3可知，布線長度越長信號的質(zhì)量越差，布線長度為100 mil、寬度為5 mil時，信號延時約為3.224 ns;布線長度為1 000 mil、寬度為8 mil，信號延時約為8.691 ns;布線長度為1 000 mil、布線寬度為5 mil時，信號延時約為16.681 ns，信號失真最大。

圖2 Dataclk信號拓?fù)浣Y(jié)構(gòu)圖(截圖)

根據(jù)圖2、圖3可知，U69為ADS8508發(fā)出的信號波形圖，U69i為PCB布線理想狀態(tài)下0 mil時信號波形圖，U512為ADS8508將信號傳遞給FPGA第77引腳信號波形圖，假定布線10 000 mil時信號波形圖，此時信號失真較小。IOP3為PCB布線50 000 mil時信號波形圖，IOP2為PCB布線100 000 mil時信號波形圖，顯然PCB布線越長信號延時越大、完整性越差。

3.2 阻抗匹配大小對信號完整性

阻抗匹配(Impedance matching)主要用于傳輸線上，來達(dá)至所有高頻的微波信號皆能傳至負(fù)載點(diǎn)的目的，不會有信號反射回來源點(diǎn)，從而提升信號完整性以及電磁兼容性。

圖3 Dataclk信號仿真波形圖(截圖)

在多路數(shù)據(jù)信號隔離采集系統(tǒng)PCB設(shè)計中，阻抗匹配是通過改變阻抗力來進(jìn)行比較。要匹配一組線路，首先把負(fù)載點(diǎn)的阻抗值、傳輸線的特性阻抗值進(jìn)行歸一化。通過不同阻抗匹配比較，給出阻抗匹配對信號的影響程度，信號傳輸過程中負(fù)載阻抗和信源內(nèi)阻抗之間的特定配合關(guān)系。

圖4為晶振Clk信號到FPGA布線的中利用SigX-plorer軟件對進(jìn)行阻抗匹配仿真原理圖。圖5為晶振Clk信號到FPGA布線的中利用SigXplorer軟件對進(jìn)行阻抗匹配仿真下降沿放大波形圖。

由圖4、圖5可知，阻抗匹配越大信號的質(zhì)量越差，阻抗匹配為10 kΩ時，信號衰減最明顯，幅度小于1 V。

圖6為ADS8508的Dataclk信號到FPGA布線的中利用SigXplorer軟件對進(jìn)行信號串?dāng)_仿真原理圖。

圖7為ADS8508的Dataclk信號到FPGA布線的中利用SigXplorer軟件對信號進(jìn)行串?dāng)_仿真整體波形放大圖。

圖4 Clk信號阻抗匹配拓?fù)浣Y(jié)構(gòu)圖(截圖)

圖5 Clk信號阻抗匹配下降沿放大波形圖(截圖)

圖6 Dataclk信號串?dāng)_拓?fù)浣Y(jié)構(gòu)圖(截圖)

由圖6、圖7可知，信號單獨(dú)走線的質(zhì)量遠(yuǎn)比信號相互間串?dāng)_走線高。信號U512為單獨(dú)走線，IOP2/3/4為互相并行走線［5］，顯然當(dāng)信號并行走線時，信號完整性較差。只要有電流的存在，就會有磁場存在;電流發(fā)生變化，磁場也發(fā)生變化，電磁兼容性就降低。

4 結(jié)束語

本設(shè)計采用FPGA作為控制核心單元進(jìn)行高速數(shù)據(jù)采集，通過對信號完整性相關(guān)知識的了解，利用EDA工具(Cadence)對高速數(shù)據(jù)采集的關(guān)鍵信號進(jìn)行了設(shè)計仿真及優(yōu)化，分析和解決了實際電路中常見的幾種信號完整性問題。通過對高速采集電路板級關(guān)鍵信號的仿真與優(yōu)化，解決信號完整性、電磁干擾等問題，提高了信號的傳輸質(zhì)量，保證了數(shù)據(jù)采集的精度。

圖7 Dataclk信號串?dāng)_仿真波形放大圖(截圖)

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