靳 釗，喬麗萍，王聰華，王江安，郭 晨

(1.長(zhǎng)安大學(xué)信息工程學(xué)院，陜西 西安 710064;2.西藏民族學(xué)院信息工程學(xué)院，陜西 咸陽 712082)

責(zé)任編輯:魏雨博

隨著大規(guī)模集成電路、計(jì)算機(jī)網(wǎng)絡(luò)以及全球化商業(yè)模式的發(fā)展，射頻識(shí)別(RFID)技術(shù)得到了迅速發(fā)展，并被列為21世紀(jì)最有前途的重要產(chǎn)業(yè)和應(yīng)用技術(shù)之一。在我國(guó)正在大力推進(jìn)的物聯(lián)網(wǎng)［1］建設(shè)中，RFID標(biāo)簽作為信息載體，在整個(gè)物聯(lián)網(wǎng)系統(tǒng)中占據(jù)重要的地位，在物流、交通、安全等各個(gè)行業(yè)有著廣闊的應(yīng)用前景。在RFID標(biāo)簽芯片的數(shù)字邏輯電路設(shè)計(jì)中，分頻器是一種重要的電路組成部分。分頻通常包含整數(shù)分頻和小數(shù)分頻，但一些電路中并不只包含一種頻率或一種占空比的時(shí)鐘，如超高頻RFID 的國(guó) 際標(biāo) 準(zhǔn) ISO/IEC 18000—6C［2］和 EPCglobal Class1 Gen2［3］中，規(guī)定RFID標(biāo)簽的反向散射頻率在40～640 kHz范圍內(nèi)變化，這就要求標(biāo)簽可以根據(jù)輸入控制實(shí)時(shí)產(chǎn)生特定頻率的編碼時(shí)鐘。在一些高頻電源開關(guān)控制中也對(duì)多種占空比提出了要求。

任意數(shù)分頻電路可由模數(shù)混合方式實(shí)現(xiàn)［4］，但模數(shù)混合電路相對(duì)復(fù)雜，純數(shù)字的分頻電路得到了越來越多的應(yīng)用，本文在分析常見分頻電路的基礎(chǔ)上，通過改進(jìn)與優(yōu)化，設(shè)計(jì)了一個(gè)新型通用分頻器，該分頻器支持整數(shù)和半整數(shù)分頻，且占空比全范圍可調(diào)，保證了電路時(shí)序和功能穩(wěn)定可靠。該分頻器通過FPGA硬件平臺(tái)驗(yàn)證，給出了幾個(gè)特征分頻點(diǎn)的仿真波形，證明了設(shè)計(jì)的正確性和可行性。

1 分頻原理

1.1 整數(shù)分頻

整數(shù)分頻可分為偶數(shù)分頻和奇數(shù)分頻。偶數(shù)分頻通常可以通過計(jì)數(shù)器實(shí)現(xiàn)［5］。例如要對(duì)一個(gè)源時(shí)鐘進(jìn)行2K分頻，則使用一個(gè)模2K計(jì)數(shù)器即可實(shí)現(xiàn)。分頻關(guān)鍵參數(shù)如下

式中:mod_cnt為計(jì)數(shù)器模值;reverse_cnt為翻轉(zhuǎn)輸出時(shí)鐘時(shí)的計(jì)數(shù)值;duty_cycle為所得到的分頻時(shí)鐘占空比。特別地，X取K－1時(shí)翻轉(zhuǎn)輸出時(shí)鐘，如此循環(huán)即可得到占空比為50%的2K分頻時(shí)鐘。

奇數(shù)分頻的原理［6－7］和偶數(shù)分頻一致，只是計(jì)數(shù)器的模值做相應(yīng)改變。如對(duì)源時(shí)鐘做2K+1分頻，分頻關(guān)鍵參數(shù)如下

1.2 小數(shù)分頻

在小數(shù)分頻的設(shè)計(jì)中，目前廣泛采用的方法是雙模前置方式［8－9］，通過設(shè)計(jì)兩個(gè)不同分頻比的整數(shù)分頻器，控制單位時(shí)間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)，從而在總體的平均意義上獲得一個(gè)小數(shù)分頻。例如前置m次分頻系數(shù)D1分頻，n次D2分頻，則最終可以得到的分頻系數(shù)為

從小數(shù)分頻的原理可以看出，由于分頻器的分頻值在不斷交替改變，分頻后得到的信號(hào)抖動(dòng)比較大。所以在對(duì)時(shí)鐘相位敏感的設(shè)計(jì)中任意小數(shù)分頻使用較少。

1.3 半整數(shù)分頻

常見的半整數(shù)分頻原理［10］如圖1?；驹O(shè)計(jì)思想是:對(duì)于進(jìn)行K－0.5分頻，首先進(jìn)行模K的計(jì)數(shù)，在計(jì)數(shù)到K－1時(shí)，輸出時(shí)鐘置為1，下一個(gè)時(shí)鐘沿計(jì)數(shù)器恢復(fù)0值，輸出時(shí)鐘變?yōu)?。即當(dāng)計(jì)數(shù)值為K－1時(shí)，輸出時(shí)鐘才為1。如果計(jì)數(shù)值K－1對(duì)應(yīng)著半個(gè)輸入時(shí)鐘周期時(shí)，將計(jì)數(shù)器值置為0，并將輸出時(shí)鐘置0，則輸出時(shí)鐘高電平時(shí)間只有半個(gè)輸入時(shí)鐘周期長(zhǎng)度，即實(shí)現(xiàn)了K－0.5分頻時(shí)鐘。要保證這個(gè)特殊的半個(gè)周期時(shí)鐘，采用K－0.5分頻信號(hào)的2分頻信號(hào)與輸入時(shí)鐘異或，反轉(zhuǎn)輸入時(shí)鐘，將下一個(gè)觸發(fā)時(shí)刻提前半個(gè)周期，相當(dāng)于扣除掉了半個(gè)輸入時(shí)鐘周期。

圖1 半整數(shù)分頻器原理圖

2 提出的通用分頻器

2.1 電路設(shè)計(jì)

從上述半整數(shù)分頻原理不難看出，clk_div2剛好是50%占空比的2 K－1分頻時(shí)鐘。進(jìn)一步分析發(fā)現(xiàn)，如果在異或門上加上使能信號(hào)，當(dāng)使能信號(hào)開啟時(shí)，即是上面討論的K－0.5半整數(shù)分頻電路，當(dāng)使能信號(hào)關(guān)閉時(shí)，計(jì)數(shù)器跟隨輸入時(shí)鐘翻轉(zhuǎn)，不會(huì)出現(xiàn)半個(gè)周期計(jì)數(shù)值的情況，即可實(shí)現(xiàn)K整數(shù)分頻，同理在clock_div2處額外的得到了2K偶數(shù)分頻。如果模K計(jì)數(shù)器的模值和輸出波形翻轉(zhuǎn)的位置可以通過用戶輸入?yún)?shù)實(shí)時(shí)設(shè)定和改變，即分頻時(shí)鐘的分頻系數(shù)和占空比根據(jù)輸入實(shí)時(shí)改變，則電路的實(shí)用性將大大提升。

圖2 改進(jìn)的通用分頻器原理圖

基于這一思路，本文對(duì)半整數(shù)分頻電路進(jìn)行改進(jìn)和優(yōu)化，設(shè)計(jì)了如圖2所示的通用分頻器。該分頻器有4個(gè)輸入，1個(gè)輸出。其中M為分頻系數(shù)的整數(shù)部分，理論取值為［1，∞)，本文取4位位寬為例;N為分頻系數(shù)小數(shù)部分，位寬為1，“0”表示整數(shù)分頻，“1”表示半整數(shù)分頻;H為占空比控制參數(shù)，表示分頻時(shí)鐘高電平所占原始時(shí)鐘的周期數(shù)，位寬一般和M一致，取值為［1，M+N)之間的整數(shù)。例如(M，N，K)=(4，0，2)即表示4分頻，占空比要求50%。

下面以2.5分頻為例詳細(xì)說明電路的工作原理和過程。分頻器輸入 (M，N，H)=(2，1，1)，要求分頻執(zhí)行2.5分頻，高電平占一個(gè)源時(shí)鐘周期。輸入處理電路首先對(duì)輸入?yún)?shù)進(jìn)行判斷和處理，此處N為1，即要求半整數(shù)分頻，則給出使能信號(hào)開啟異或門。輸入的分頻系數(shù)為2.5，則預(yù)置變模計(jì)數(shù)器模值為M+N=3，并置最大計(jì)數(shù)值max_cnt為3－1=2。占空比要求高電平為1個(gè)源時(shí)鐘周期，將計(jì)數(shù)器分頻時(shí)鐘clk_cnt翻轉(zhuǎn)點(diǎn)設(shè)為H=1，當(dāng)異或時(shí)鐘clk_xor上升沿采樣的計(jì)數(shù)值小于此值時(shí)，時(shí)鐘輸出高電平。clk_xor由低到高翻轉(zhuǎn)，觸發(fā)二分頻電路輸出時(shí)鐘clk_div2由低到高翻轉(zhuǎn)，由于電路自身的延遲，clk_div2的相位會(huì)比輸入源時(shí)鐘clk_in相位滯后，然后clk_div2和clk_in二者異或，在clk_in反轉(zhuǎn)同時(shí)，產(chǎn)生一個(gè)窄脈沖，由此窄脈沖下降沿控制計(jì)數(shù)器計(jì)數(shù)值加1，從而在下一個(gè)clk_xor時(shí)鐘上升沿時(shí)，采樣到計(jì)數(shù)值1，隨即翻轉(zhuǎn)clk_cnt。如此循環(huán)即可得到2.5分頻時(shí)鐘，NC－Verilog仿真波形見圖3。

圖3 2.5分頻軟件仿真波形(H=1)(截圖)

2.2 時(shí)序優(yōu)化

為了提高電路時(shí)序的可靠性，采用了下降沿計(jì)數(shù)，上升沿采樣計(jì)數(shù)值翻轉(zhuǎn)輸出時(shí)鐘，以保證采樣時(shí)有足夠的建立保持時(shí)間。

其次關(guān)于圖3中clk_xor的窄脈沖，由波形可以看出在半整數(shù)分頻時(shí)，時(shí)鐘異或出現(xiàn)的窄脈沖的主要功能是上升沿采樣計(jì)數(shù)值，下降沿將計(jì)數(shù)值遞增，目的是保證在下一個(gè)時(shí)鐘上升沿來時(shí)，能正確采樣到新計(jì)數(shù)值而決定輸出時(shí)鐘是否翻轉(zhuǎn)?？梢钥闯隼碚撋现灰∶}沖下降沿處在半個(gè)源時(shí)鐘周期內(nèi)，就能保證電路功能。所以為了進(jìn)一步保證電路功能，規(guī)避此小脈沖可能受到干擾后對(duì)電路功能帶來影響，將二分頻電路的輸出經(jīng)過一定的延遲，再送入異或門運(yùn)算，如圖2中的延遲單元BUF。具體延遲值根據(jù)源時(shí)鐘脈沖大小而定。這樣處理后，電路時(shí)序更加穩(wěn)定可靠，健壯性更強(qiáng)。

2.3 占空比調(diào)整

分頻器的輸入H為占空比調(diào)整參數(shù)，H的值控制輸出時(shí)鐘不同的相位翻轉(zhuǎn)時(shí)刻，可實(shí)現(xiàn)不同的分頻占空比。同樣以上述2.5分頻為例，將分頻器占空比調(diào)整參數(shù)H由1改到2，即要求分頻時(shí)鐘高電平占兩個(gè)源時(shí)鐘周期，仿真波形見圖4。

圖4 2.5分頻軟件仿真波形(H=2)(截圖)

不難發(fā)現(xiàn)圖3、圖4中，clk_cnt高電平都比預(yù)設(shè)值少了半個(gè)周期，并非和所設(shè)H參數(shù)一致。對(duì)于占空比調(diào)整參數(shù)H，需要補(bǔ)充的是:對(duì)于偶數(shù)分頻H的值即準(zhǔn)確反映高電平的周期數(shù)，而對(duì)于奇數(shù)和半整數(shù)分頻H－0.5才是高電平的周期數(shù)，這分別和半整數(shù)分頻中的脈沖扣除，奇數(shù)分頻的占空比調(diào)整有關(guān)。特別地，當(dāng)取得H≥(M+N)/2的第一個(gè)整數(shù)時(shí)，對(duì)于整數(shù)分頻，占空比為50%;對(duì)于半整數(shù)分頻，不能做到完全的50%，高電平與低電平相差半個(gè)周期。這存在一個(gè)規(guī)律:1)若是M為偶數(shù)的半整數(shù)分頻，則高電平比低電平多半個(gè)周期，占空比≥50%;2)若是M為奇數(shù)的半整數(shù)分頻，則高電平比低電平少半個(gè)周期，占空比≤50%;3)當(dāng)整數(shù)部分越大時(shí)，占空比越趨近于50%。具體波形可參見下一節(jié)FPGA硬件驗(yàn)證結(jié)果。

另外，H參數(shù)取值為［1，M+N)之間的所有整數(shù)。且隨著M+N的增大，H的取值也會(huì)越多，對(duì)應(yīng)的占空比調(diào)整步長(zhǎng)也越小，所以理論上本分頻器的占空比調(diào)整跨越了幾乎整個(gè)M+N分頻系數(shù)下合法占空比的取值范圍。

3 FPGA仿真實(shí)現(xiàn)及驗(yàn)證

提出的分頻器電路由Verilog HDL語言實(shí)現(xiàn)，順利通過NC－Verilog軟件仿真后，采用Xinlinx公司的ISE開發(fā)環(huán)境綜合并下載到SPARTAN XC3S250E芯片上，通過ISE軟件內(nèi)嵌的邏輯分析儀ChipScope軟件進(jìn)行仿真驗(yàn)證。FPGA綜合資源利用情況如表1所示。表1的7個(gè)寄存器中，有4個(gè)是被4位寬的計(jì)數(shù)器所占用，這是由用戶可輸入的分頻控制參數(shù)M的位寬所決定的，而其余電路控制結(jié)構(gòu)只使用了3個(gè)寄存器，可以看出整個(gè)電路占用資源很少。

表1 FPGA綜合利用情況

本文分頻系數(shù)M位寬為4，N位寬為1，所以選取了從1～15.5的多個(gè)具有代表性的分頻系數(shù)和占空比參數(shù)進(jìn)行測(cè)試。仿真結(jié)果表明電路功能和設(shè)計(jì)功能一致。另外分頻系數(shù)越大，可選擇的占空比調(diào)整范圍越寬，如果在時(shí)鐘輸出端再加入一級(jí)反相器，則可能獲得更多的占空比選擇。例如5分頻占空比為10%，30%，50%，70%，經(jīng)過反相可以增加占空比為90%的選擇。圖5給出了部分分頻系數(shù)下的FPGA測(cè)試波形，圖中可以看出不同占空比效果。其中占空比的值為一個(gè)輸出時(shí)鐘周期內(nèi)高電平所占輸入時(shí)鐘周期數(shù)和低電平所占時(shí)鐘周期數(shù)的比值，圖中以小數(shù)表示。如1.5分頻中，一個(gè)clk_out周期高電平對(duì)應(yīng)0.5個(gè)clk_in周期，低電平對(duì)應(yīng)1個(gè)clk_in周期，所以占空比為0.5/1.5=33.3%。

圖5 FPGA硬件測(cè)試波形(截圖)

4 小結(jié)

本文提出一種基于半整數(shù)分頻電路改進(jìn)的通用分頻器設(shè)計(jì)，能根據(jù)用戶輸入分頻系數(shù)和占空比參數(shù)實(shí)時(shí)產(chǎn)生相應(yīng)的分頻時(shí)鐘。電路支持整數(shù)分頻和半整數(shù)分頻，支持50%占空比，占空比全范圍可調(diào)。對(duì)該電路時(shí)序上的處理優(yōu)化，確保了電路時(shí)序可靠，功能穩(wěn)定，并且電路結(jié)構(gòu)簡(jiǎn)單，占用資源極少，具有很強(qiáng)的通用性和可移植性。

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