吳業(yè)舟 李曉春

(1.飛利浦中國投資有限公司，上海 200233;2.上海交通大學 電子工程系，上海 200240)

DDR2 高速內存已經成為嵌入式系統(tǒng)中的主流應用，信號完整性設計也是在應用DDR2 內存必須要考慮的問題。文獻［1］對155MHz DDR 總線進行了信號完整性仿真，重點分析了幾種串聯(lián)電阻位置對數(shù)據(jù)傳輸信號的影響。文獻［2］利用Ansoft SIWave 對DSP 的DDR2 進行了仿真，對線間串擾進行了研究，對數(shù)據(jù)信號進行了仿真分析。本文借助Mentor Graphics 公司的HyperLynx 仿真工具，對DDR2 時鐘進行仿真，對產品實測結果進行對比分析，對將來設計給出思路。

1 信號完整性概述

信號完整性主要研究互連線的電氣特性參數(shù)與數(shù)字信號的電壓電流波形相互作用后，對可靠性的影響。對大多數(shù)電子系統(tǒng)而言，當時鐘頻率超過100MHz 或者上升下降邊沿速率小于1ns 時，高頻信號在線上傳輸時，由于電磁效應，會引起信號傳輸?shù)幕?，這時就需要關注信號完整性問題［3］。

1.1 傳輸線特性

傳輸線的兩個重要參數(shù)是傳播延時和特性阻抗。傳輸線上電場和磁場建立的快慢決定了信號的速度。電磁波的相速度［5］:

其中，表示自由空間的介電常數(shù)，其值為F/m，表示材料的相對介電常數(shù)。表示自由空間的磁導率，其值為H/m。表示材料的相對磁導率，一般都為1。在空氣中，相對介電常數(shù)為1。在大部分材料中，相對介電常數(shù)總是大于1，例如FR4 基材的相對介電常數(shù)大約為4.3。時延Time delay 與傳輸線長度關系:

Len 表示傳輸線長度，V 表示信號的速度。由此公式計算，在FR4 材料中，傳輸線的時延約為6.692ns/m。傳輸線的另一個特性參數(shù)即為特征阻抗，在工程計算中，常用近似算式來快速計算傳輸線的特性阻抗。對于微帶線，通用近似式為:

對于帶狀線，通用近似式為:

其中，為特性阻抗，表示介電常數(shù)，h 表示信號線與平面間的介質厚度，w 表示線寬，b 表示平面間距離，t 表示金屬厚度。在工程中，一般將PCB 上的傳輸線的阻抗設定在50Ω。由經驗值可得，F(xiàn)R4 基材的PCB 板上50Ω 微帶線的線寬等于介質厚度的兩倍。50Ω 的帶狀線，其2 個參考平面間的總介質厚度等于線寬的兩倍。

1.2 反射

反射是指信號在傳輸線上的回波，只要信號遇到瞬態(tài)阻抗發(fā)生突變，反射就會產生。信號沿傳輸線傳播時，無論什么原因使瞬態(tài)阻抗發(fā)生了變化，部分信號都將沿著與源傳播方向相反的方向反射，而另一部分將繼續(xù)傳播，但幅度有所改變［4］。通常使用端接來抑制反射，通用的端接方式有四種，源端串聯(lián)端接，遠端并聯(lián)端接，遠端戴維南端接和遠端RC 端接。

2 系統(tǒng)疊層設計

如圖1 所示，本項目PCB 層數(shù)為12 層。12 層包括4 個信號層，2 個電源層，4 個地層和2 個元件層。其中，頂層和底層是元件層，第2、5、8、11 層是地層。第2、11 層的地層與第3、10層的電源層相組合，2 個地層作為屏蔽層包裹在PCB 的外層，減少EMC 問題，并且，電源層和地層相互貼近，層間距為0.0762mm，通過層間電磁耦合，為電源提供嵌入式電容，為抑制電源的高頻噪聲提供一些幫助。4 個信號層圍繞中間2 個地層成對出現(xiàn)，這樣既可以避免信號在躍層的時候切換參考平面，也可以盡量減少信號電流的回流面積，對一些信號完整性問題，例如串擾，反射，以及EMC 問題有改善作用。PCB 的信號層目標阻抗為50Ω10%，板厚為1.5mm。

圖1 疊層示意圖

利用公式(3)和(4)對每一層的傳輸線特性阻抗進行計算，其中，第1 和12 層為微帶線，其余層都為帶狀線。按PCB制造商提供的資料，所使用的玻璃纖維基材的介電常數(shù)為4.3，依照PCB 制造商的工藝能力，線寬加工的最小單位是0.0254mm，具體計算結果見表1:

表1 疊層阻抗計算

3 DDR2 差分仿真

3.1 前仿真

前仿真是指在布線前進行仿真，仿真過程不包括PCB 的物理信息?？梢詫Σ季€的拓撲結構、端接方式、線長間距等進行一定的約束。DDR2 總線的時鐘信號是差分信號對，符合SSTL_18 規(guī)范，由內存控制器對DDR2 內存進行驅動。所有的地址信號和控制信號都是在CLK 上升沿和CLKN 下降沿的交叉點進行采樣的。所以，時鐘信號的信號完整性決定了DDR系統(tǒng)的穩(wěn)定性。

本系統(tǒng)由兩片16bit 數(shù)據(jù)位寬的DDR2 內存組合構成32bit 位寬，所以時鐘信號需要同時驅動兩片內存，這樣就存在兩個接收端，不再是單點網(wǎng)絡。多個接收端的布線，一般有兩種形式，一種是菊花鏈結構，一種是星型結構。菊花鏈結構是指信號按順序結構走向每一個接收端。星型結構是指信號由驅動器出發(fā)后，在多個接收器之間取一個中心位置，在中心位置分開多路，走向每一個接收器。菊花鏈結構一般會帶來兩種問題。其一，由于一個接收端處于傳輸線的中間位置，末端產生的反射信號會對中間位置的接收端產生作用，會造成信號震蕩。其二，由于兩個接收端到驅動端的距離并不相等，較遠的接收端收到的信號會被引入更多的時延。兩片內存接收到的時鐘時間并不一致，在速率較高的同步接收系統(tǒng)中，這會造成時序問題。所以，一般在同步系統(tǒng)中，采用星型結構。

圖2 為兩種星型結構拓撲圖，從驅動端到兩個接收端的傳輸線長度相等，約為50.8mm。由于到兩個接收端的長度都相等，所以兩個接收器接收到的時鐘信號之間不會有時延。左側圖表示了分叉點接近接收端的結構，右側表示了分叉點接近驅動端的結構。由圖3 可見，星型結構1 的接收端波形在邊沿上有反射引起的波形畸變，波形畸變的幅度較大，可能會引起時鐘的誤觸發(fā)，這是由于兩條特性阻抗50Ω 的傳輸線并聯(lián)引起了阻抗失配而造成了反射。星型結構2 的接收端波形上也有反射，但是反射較小，幅度為250mV，信號也沒有發(fā)生明顯的畸變。一個大致的經驗法則:如果樁線(分叉后的傳輸線)長度小于信號上升邊的空間延伸的20%，其影響可以忽略。相反，如果其長度大于信號上升邊的空間延伸的20%，則對信號質量就會有很大的影響［3］。

圖2 星型結構拓撲結構

圖3 星型結構接收端波形仿真結果

DDR2 時鐘的上升沿時間為500ps，而傳輸線的時延為6.692ns/m，通過計算得，分叉線的最大長度應盡量控制在14.93mm 以內:

其中:Lstub 表示分叉線長度。星型結構2 的分叉線長度為12.7mm，小于14.93mm，所以，它的仿真結果中反射幅度很小。

星型結構2 中，反射信號可以通過源端串聯(lián)端接來進行抑制。源端串聯(lián)端接功率消耗較其他三種并聯(lián)端接方式要小，且高速電路的PCB 面積一般都很有限，串聯(lián)端接PCB 占用面積很少，適合作為星型拓撲結構的端接。反射系數(shù)的公式［3］為:

其中，為反射系數(shù)，Z1和Z2分別為阻抗變換點前端和后端的傳輸線阻抗。當Z1=Z2時，反射系數(shù)為0。通過IBIS 模型數(shù)據(jù)可知內存控制器的輸出阻抗為36Ω，所以，使用14Ω 的串接電阻，可以使輸出阻抗達到50Ω，與后端50Ω 的傳輸線特性阻抗相匹配。

由仿真結果圖4 可知，加入14Ω 串接匹配電阻后，時鐘信號上的上沖和下沖得到了有效的抑制。

圖4 DDR2 差分時鐘串聯(lián)端接仿真結果

3.2 后仿真

后仿真是指在布線完成后進行仿真，可以提取PCB 上各種參數(shù)模型，對電路進行精確分析。依照前仿真的結果，DDR2 時鐘布線采用了星型結構，分叉點位置原理驅動端，并且在靠近驅動端的位置加入了串聯(lián)匹配電阻。

圖5 為DDR2 差分時鐘布線圖，差分時鐘信號從右側驅動端出發(fā)，經過了一對串聯(lián)端接電阻后，在第四層按100Ω 差分線形式進行布線，至兩片內存中間位置，通過1 對過孔，躍層至第六層，依然按100Ω 差分線形式走向兩個接收端。從源端出發(fā)到兩個接收端的長度都相等，約為55.88mm。

Hyperlynx 可以將PCB 傳輸線模型，驅動器和過孔模型提取出來單獨進行仿真，模型包含了傳輸線的疊層信息和過孔模型。如圖6 所示，將前后仿真的結果進行對比，后仿真所得的波形邊沿變化速率慢于前仿真，主要原因是由于在布線過程中引入了過孔，過孔的等效模型十分復雜，由對地電容和串聯(lián)電感組成，會導致信號邊沿減緩。并且，過孔也會引入信號傳播的時延，所以在圖6 中，后仿真波形時延大于前仿真波形。

圖5 DDR2 差分時鐘布線

圖6 前仿真與后仿真對比

4 DDR2 時鐘信號實測

為了驗證信號完整性仿真結果，必須以實際的測量結果為依據(jù)。由測量結果圖7 可見，時鐘信號上升沿和下降沿光滑，無反射引起的震蕩干擾，在邊沿結束的位置，也無高頻振鈴信號產生，避免了EMI 輻射。實測的波形與仿真結果相比，邊沿略有不同，說明仿真的模形，包括器件，傳輸線和過孔，相比于實際情況還有誤差。在表2 中，將仿真數(shù)據(jù)與實測數(shù)據(jù)以及JEDEC8-15A 規(guī)范進行了對比，仿真數(shù)據(jù)與實測數(shù)據(jù)接近，并且，測量結果完全滿足JEDEC8-15A 規(guī)范要求。

圖7 DDR2 時鐘信號測量結果

5 結論

本文利用Hyperlynx 仿真軟件和IBIS 模型對DDR2 時鐘信號進行了仿真，依據(jù)優(yōu)化結果進行PCB 布線。經過PCB 加工，使用示波器對信號實測驗證，以及EMC 測試等其他驗證，DDR2 系統(tǒng)都能夠穩(wěn)定，可靠地工作。

［1］鄔利芳，侯永剛.基于仿真的信號完整性設計與分析［J］.信息通信.2012(05):49-50

［2］曹亞良，張福洪.TMS32OC6455 的DDR2 電路的信號完整性設計［J］.杭州電子科技大學學報.2012.05-043

［3］Eric.Bogatin 著，李玉山，李麗平等譯.信號完整性分析.北京:電子工業(yè)出版社，2010

［4］楊洪軍.信號完整性分析及其在高速PCB 設計中的應用.學位論文.電子科技大學.2006