趙 磊 王祖林 郭旭靜 華更新

①(北京航空航天大學電子信息工程學院 北京 100191)

②(北京控制工程研究所 北京 100190)

1 引言

近年來，SRAM(Static Random Access Memory)型FPGA憑借其高性能、低功耗和靈活性等特點廣泛應用于工業(yè)和航空航天等領域。然而，隨著晶體管特征尺寸的減小、邏輯密度的增加以及工作電壓的降低，使得SRAM型FPGA對高能粒子輻射，尤其是單粒子翻轉(Single Event Upsets,SEU)表現(xiàn)出更強的敏感性，造成內部狀態(tài)錯誤[1]。由于這種錯誤具有瞬態(tài)、隨機和可恢復的特點，被稱為“軟錯誤”。頻繁發(fā)生的軟錯誤將導致可靠性降低，嚴重影響系統(tǒng)的穩(wěn)定性。

在超深亞微米工藝的存儲器中，由粒子入射引起的多位翻轉(Multiple Bit Upset, MBU)在所有單粒子事件中的比例大約為 10%～30%[2,3]。ITRS(International Technology Roadmap for Semiconductors)預測至2016年，25 nm工藝下集成電路的軟錯誤將全部來自于單粒子多位翻轉[4]。因此，MBU正逐漸凸顯成為影響可靠性的重要因素，同時多位翻轉的特殊性，將極大地增加容錯代價，對現(xiàn)有的容錯技術提出挑戰(zhàn)。當翻轉發(fā)生在FPGA的邏輯資源，往往在下一個驅動時鐘周期消除，采用TMR(Triple Modular Redundancy)冗余方式[5,6]或糾檢錯編碼[7,8]可以有效地降低對系統(tǒng)的影響；但當翻轉發(fā)生在可編程布線資源時，由于配置信息的改變影響電路的功能，造成持續(xù)性軟錯誤，嚴重者會造成系統(tǒng)異常和故障。這種布線資源配置位翻轉造成的軟錯誤占SEU軟錯誤的90%以上[9]，通常只能通過回讀擦寫方式進行恢復，需要額外的硬件資源和時間才能實現(xiàn)容錯[10]。

一些研究者嘗試使用盡量少的容錯開銷來減緩SEU的影響，他們從物理設計的角度展開研究，通過優(yōu)化邏輯綜合、有效的布局布線，可以在不增加額外資源的前提下降低軟錯誤的發(fā)生概率。文獻[11]提出采用布線資源開路和短路故障對應的敏感比特來評價軟錯誤的方法，將敏感比特作為成本函數(shù)引入布局布線尋優(yōu)目標，從而減少 SEU對系統(tǒng)的影響，但成本函數(shù)相對簡單；文獻[12]在布線過程中通過減少相關比特數(shù)目來提升抗輻射性能；文獻[13]通過計算開關矩陣的使用概率進一步完善了 SEU軟錯誤成本函數(shù)，使其可以更準確地描述短路敏感位；文獻[14]則從系統(tǒng)失效率的角度，通過使用錯誤傳播概率驅動整個 CAD流程，但此方法在布局布線過程中使用錯誤傳播概率，缺少布線資源的評估，因而是不準確的。以上方法都只針對單粒子翻轉引起的單位翻轉(Single Bit Upset, SBU)，并沒有考慮MBU會引起更多的橋接錯誤和更高的錯誤傳播概率。文獻[15]針對多位翻轉發(fā)生在冗余結構的多個分模塊造成冗余失效的問題展開研究，只針對 TMR進行減緩MBU的布局布線，不具有通用性。

因此，本文在分析軟錯誤模型后，通過引入布線資源軟錯誤發(fā)生概率，提出了可以減緩 MBU和SBU的物理設計的方法。通過采用更精確有效的方法評估軟錯誤發(fā)生概率，并結合EPP驅動布局布線過程，用以減少軟錯誤。實驗結果表明，在不增加額外硬件資源的情況下，可以降低系統(tǒng)失效率18%，并可以較好地抵抗MBU對系統(tǒng)的影響。

2 FPGA軟錯誤模型

島鏈式SRAM型FPGA的布線資源主要由開關矩陣和互連線段組成，其中開關矩陣由開關盒(Switch Box, SB)和連結盒構成，開關盒是控制水平和垂直方向上互連的重要結構，由可編程互連點(Programmable Interconnection Points, PIPs)控制，通過SRAM配置存儲單元決定連接關系。常用的開關盒有Universal, Wilton和Disjoint 3種形式，如圖1所示。這3種結構中，每邊可以連接其他邊的數(shù)目是固定的，用開關盒連通度(flexibility of switch box,fs)表示，通常取值3或4，用以平衡開關盒復雜度和布通性；用W表示每個布線通道內的軌道數(shù)。由于3種開關盒結構具有相似性，本文以Xilinx經典的Disjoint開關盒為例研究軟錯誤對開關盒的影響，主要的錯誤模式是開路錯誤、短路錯誤和橋接錯誤[11]。

圖1 經典開關盒結構

2.1 開路錯誤

開路錯誤通常是可編程互連點存儲的信息從“1”變成“0”引起，造成線網斷開。例如在圖 2中，線網1通過開關盒1的PIP(N0,W0)進行連接，如果SEU發(fā)生在PIP(N0,W0)，會造成線網1發(fā)生開路錯誤。每個線網使用的PIP都可能發(fā)生開路錯誤，通過減少線網的長度能有效減少發(fā)生開路錯誤。因此，利用線網邏輯單元之間的曼哈頓距離|xp(i)-xq(i)|+|yp(i)-yq(i)|+1 可以有效地評估開路錯誤。其中，(xp(i),yp(i))和(xq(i),yq(i))分別表示線網i中需要進行連接的兩個邏輯單元的坐標值。

圖2 開關盒錯誤示意圖

2.2 短路錯誤

所有未使用的可編程互連點都可能發(fā)生短路錯誤。當SEU造成可編程互連點從“0”到“1”翻轉時，就會發(fā)生短路錯誤，例如開關盒2中的PIP(S1,E1)和PIP(S2,N2)。發(fā)生這種短路錯誤的PIP只連接一個線網或者沒有連接線網，因此屬于 SEU非敏感的，不會造成線網連接錯誤，只會造成工作電流的增加和功耗的增大。當PIP連接兩個線網時，引起的短路錯誤會影響系統(tǒng)功能，為了以示區(qū)別，特將這類錯誤歸類為橋接錯誤。

2.3 橋接錯誤

橋接錯誤可以發(fā)生在開關盒內，還可以發(fā)生在開關盒之間。例如圖2中，開關盒1的PIP(W0,S0),PIP(N0,S0), PIP(N0,E0)發(fā)生SEU時，會導致線網1與線網2發(fā)生開關盒內的橋接錯誤；如果開關盒 2的PIP(W2,E2)發(fā)生翻轉，就會造成線網2與線網4發(fā)生開關盒間的橋接錯誤。然而，開關盒內的 PIP發(fā)生單粒子翻轉時，并不一定會引發(fā)橋接錯誤。因此，本文將在 3.1小節(jié)中討論布線資源橋接錯誤發(fā)生概率，用以準確評估此類錯誤對系統(tǒng)的影響。

2.4 MBU軟錯誤

與SBU引起的軟錯誤相比，MBU在軟錯誤中所占比例越來越大。研究表明 MBU主要集中在 4位以內，60%以上是 2位翻轉(Double Bit Upset,DBU)，很少發(fā)生4位以上翻轉，其錯誤圖樣主要表現(xiàn)為同一行/列兩位連續(xù)錯誤或者呈對角線錯誤[16,17]。由于DBU所占比例最大，本文對MBU的研究針對DBU展開。2位翻轉表現(xiàn)為00→11, 01→10, 10→01和11→00，產生4種錯誤模式。

(1)1位開路或橋接錯誤：兩位翻轉中只有1位翻轉產生錯誤，另1位產生短路或不影響。DBU的4種形式都可能引發(fā)這種錯誤，其錯誤模式和前文所述的單位翻轉相同。

(2)2位開路錯誤：DBU同時發(fā)生開路錯誤，只有11→00才有可能導致這種類型的錯誤，等價于發(fā)生了兩個SBU。

(3)2位橋接錯誤：DBU同時引發(fā)橋接錯誤，這種錯誤存在于00→11的表現(xiàn)形式中。如果兩位翻轉同時存在于一個開關盒內，將會增大橋接錯誤發(fā)生概率。

(4)1位橋接同時1位開路：DBU的這種情況等效于獨立發(fā)生前文所述的單位橋接和單位開路錯誤。

3 軟錯誤失效率評估

3.1 布線資源錯誤概率評估

如前文所述，布線資源的開路錯誤可以利用邏輯單元之間的曼哈頓距離進行量化評估，短路錯誤并不會引發(fā)系統(tǒng)功能錯誤，只有橋接錯誤缺少有效的評估方法。本小節(jié)在開關盒使用概率的基礎上，提出了橋接錯誤概率，能夠在布局階段合理、精確地反映橋接錯誤。

(1)開關盒使用概率 在布局階段可以采用減少線網之間的重疊來減少橋接錯誤，但這種粗略的評估方式必然會引起面積和時延的較大開銷[13]。然而，通過計算開關盒使用概率可以更準確地描述橋接錯誤。如圖3所示，假設某一線網的源端位于(1,1)的相對位置，漏端位于(m,n)的相對位置，f(m,n)表示從位置(1,1)到(m,n)所有可能的布線情況數(shù)目，那么從圖3中可以得到遞歸表達形式：

圖3 開關盒使用概率示意圖

同時，由于布線器采用線長驅動，即選擇最短路徑進行布線，所以可以得到f(m, 1)=1 和f(1,n)=1 。結合式(1)解遞歸可得

于是，位于位置(i,j)處的開關盒使用概率PU(i,j)可以利用從(1,1)到(i,j)、從(i,j)到(m,n)分段布線所有可能情況的路徑數(shù)與從(1,1)到(m,n)所有可用路徑數(shù)目的比值進行表示，如式(3)所示。

(2)橋接錯誤概率 當兩個線網使用同一個開關盒時，開關盒內的PIP發(fā)生單粒子翻轉并非一定會引起橋接錯誤。因此，本文提出了橋接錯誤概率來準確計算橋接錯誤。假設通過開關盒的線網數(shù)目為NI，且都是單輸入單輸出，則此開關盒內可用的PIP數(shù)目為2Wfs-NI。對于Disjoint型開關盒，只有不同通道的同一端子號線網才有可能發(fā)生橋接錯誤，于是可能發(fā)生橋接錯誤的PIP數(shù)目為2·φ(NI)·(fs-1)，其中φ(NI)是相同端子號評估函數(shù)，用來表示NI個線網中可能發(fā)生橋接錯誤的數(shù)目，其取值范圍是0～NI/2。設λ(φ(NI))為φ(NI)在不同取值情況下的概率，于是發(fā)生在同一開關盒內的橋接錯誤概率可以表示為

例如，當W=4,fs=3,NI=4時，φ(NI)取值為0, 1, 2三種，對應的λ(φ(NI))分別為2/17, 12/17,3/17。于是PBI=18/85。圖 4的 SBU曲線給出了W=4,fs=3時，不同NI值與錯誤概率的關系情況，橫坐標為不同NI值，由于每個相同端子號可以容納的線網數(shù)目最大為2，所以NI的最大值為2W；縱坐標為同一開關盒橋接錯誤概率。從圖中可以看出隨著NI的不斷增大，即通道使用率越來越高，錯誤概率逐漸趨近于 1，這說明通過減少開關盒內的線網數(shù)目同樣可以減小錯誤概率。

圖4 同一開關盒錯誤概率與開關盒內線網數(shù)目的關系

對于 DBU發(fā)生在同一開關盒的情況，其橋接錯誤概率可以表示為

圖4中給出了開關盒內2位、3位翻轉與單位翻轉的對比情況，從圖中可以看出 MBU的翻轉位數(shù)越大，發(fā)生錯誤的概率也越高。

結合開關盒使用概率就可以在布局階段有效評估開關盒內的橋接軟錯誤，設Nol表示可能使用(i,j)位置開關盒的線網數(shù)目，則某一開關盒的橋接軟錯誤可以表示為

對于相鄰開關盒的情況，設某線網使用了開關盒中的一個 PIP，則可能發(fā)生相鄰開關盒橋接錯誤的PIP數(shù)目為(fs-1)；若對應通道內相鄰開關盒中有NN個線網通過，那么這NN個線網使用相同端子號的概率可以簡單表示為NN/2W。于是，發(fā)生開關盒間橋接錯誤的概率為

如果 DBU分別位于兩個相鄰的開關盒，那么橋接錯誤概率為

結合前文所述開關盒使用概率，某一開關盒布局階段可能發(fā)生開關盒間橋接故障的概率為

其中PUB(i,j)表示相鄰開關盒的使用概率，Nnb表示可能使用的相鄰開關盒數(shù)目。

3.2 系統(tǒng)失效概率評估

本文采用基于概率模型的方法評價軟錯誤影響下的電路可靠性，首先假定電路中的一個節(jié)點是故障源，建立從此節(jié)點到可達輸出端的通路，設定不在通路上的線端信號概率，計算在通路中的軟錯誤傳播概率(Error Propagation Probability, EPP)，據(jù)此評估電路的失效概率。EPP通常采用錯誤發(fā)生后在線網中傳播到輸出并對電路正常功能產生影響的概率表示，其計算方法參見文獻[18]。

然而這種方法在計算系統(tǒng)失效概率(System Failure Rate, SFR)時，不能有效地反映出布線資源的錯誤對系統(tǒng)失效率的影響，尤其是潛在的橋接錯誤影響。因此，本文利用前文提出的布線資源錯誤概率與 EPP相結合的方式來有效計算系統(tǒng)失效概率，即對每個網表，計算從輸入到輸出的EPP，同時利用布線資源錯誤評估得到節(jié)點錯誤概率(Node Error Rate, NER)，最后采用乘積形式表示SFR，如式(10)所示：

NSB表示所用到的開關盒數(shù)目，α,β用來平衡不同軟錯誤的貢獻程度。

4 抗軟錯誤CAD設計流程

本文提出的抗軟錯誤CAD設計流程如圖5所示。首先優(yōu)化相關電路的邏輯，并將其映射到查找表和觸發(fā)器上，其輸出為.blif網表文件格式；其次，利用此網表計算所有線網的 EPP，然后利用 EPP將其打包轉化為邏輯塊為單位的網表.Net格式；接下來利用前文所述的布線資源軟錯誤評估得到的信息驅動布局布線，最終形成配置信息，并計算系統(tǒng)失效概率。

4.1 抗軟錯誤打包與優(yōu)化

邏輯單元塊的打包是把數(shù)個 LUT和寄存器按照一個的約束條件合并成一個邏輯塊。首先選擇具有最大關鍵度的未打包邏輯塊作為新 Cluster的種子，再將未打包的單元按吸引因子的大小以此加入，直到Cluster被填滿為止。其吸引因子由關鍵度、線網共享程度和錯誤傳播概率EPP組成。這個步驟的優(yōu)化目標是把彼此連接的LUT打包在一起，以減少邏輯單元快之間待布線的信號數(shù)目，并且盡可能達到每個邏輯單元塊的絨線，使得用到的邏輯單元塊數(shù)目最少。

圖5 抗軟錯誤CAD設計流程

4.2 抗軟錯誤布局

布局算法確定了實現(xiàn)電路功能需要的各邏輯單元塊在 FPGA中的位置。經典的 VPR[19]布局算法基于模擬退火算法，首先隨機分配邏輯單元塊到FPGA以得到初始布局，然后通過大量的隨機移動或者局部優(yōu)化來改進布局。每次移動后接受與否由成本函數(shù)差值決定，其優(yōu)化目標是最大限度提高電路速度(時序驅動)和最大程度地減少所需的布線資源(線長驅動)。

設Dl(i,j)、Cr(i,j)和CE分別表示i,j連接的延時、關鍵性和關鍵性系數(shù)，CC表示所有使用的邏輯單元集合，那么時序驅動成本函數(shù)可以表示為

而線長驅動成本函數(shù)計算公式為

其中，bbx(i),bby(i)分別表示線網i的邊界框的水平、垂直跨度；q(i)是與線網i端口數(shù)有關的函數(shù)，用于補償隨著端口遞增而導致線網的非線性增加；Cav,x(i)和Cav,y(i)分別是線網i的邊界框在x和y方向的平均通道寬度；β用于調整不同寬度通道的相對成本；Nn為線網數(shù)目。

通過前文分析，SEU導致的開路錯誤成本函數(shù)由線網的邊界框決定，與線長驅動的成本函數(shù)和優(yōu)化目標一致，因此，布局時不需要單獨考慮開路錯誤，只需用式(14)替換式(11)計算系統(tǒng)失效概率。

考慮到開關盒內的橋接錯誤要略高于開關盒間的橋接錯誤，通過實驗表明α取 0.75～0.90之間時能夠較好地平衡兩種錯誤形式。于是，在布局階段預評估系統(tǒng)失效概率可以采用式(15)作為成本函數(shù)之一驅動布局過程。

本文在構建代價函數(shù)時，不但考慮了線長和時序的影響，還考慮了由SEU引起的FPGA內部軟錯誤，其目標代價函數(shù)如式(16)所示：

4.3 抗軟錯誤布線

FPGA的布線過程是設置合適的可編程開關來連接所有邏輯單元塊的輸入和輸出引腳。VPR采用了PathFinder多次迭代算法，通過允許布線資源的重用，利用布線資源節(jié)點連接成本的變化來解決擁擠問題，可以同時考慮時序和布通性。布線資源節(jié)點n的成本函數(shù)可以表示為

其中，第1項表示延時，第2項表示擁擠度，b(n),h(n)和p(n)分別表示節(jié)點n的基本成本、歷史擁擠度和當前擁擠度成本。

在考慮軟錯誤影響因素后，將布線節(jié)點n的成本函數(shù)重新定義為

其中SEC是反映節(jié)點n對軟錯誤的敏感程度，也就是發(fā)生橋接故障的可能性，由前文所述的軟錯誤發(fā)生概率確定。

經典的布線算法反復拆線重布電路中每一條沖突的線網，直到所有的擁擠都消除。而本文所述的提高FPGA抗軟錯誤的本質是減少開關盒出現(xiàn)開路和橋接錯誤的可能，SEC反映出節(jié)點n對軟錯誤的敏感程度，其取值是與本次布線迭代中已使用的互連資源相關。如果n周圍的開關盒未被使用，那么當前線網使用布線節(jié)點n將不會引起橋接錯誤，其影響在于使得布線結構更加分散，即各線網的分布更加稀疏。在每次拆線重布時，SEC需重新計算并計入互連資源的總成本，因此，該算法可以尋找出總成本最小的路徑，實現(xiàn)在盡量少的互連資源情況下降低互連資源軟錯誤的可能。

5 仿真實驗與結果

為了對所提出的抗軟錯誤物理設計方法進行驗證，實驗采用 MCNC(Microelectronics Center of North Carolina)基準電路集，每個網表通過SIS邏輯優(yōu)化后，使用Flowmap進行工藝映射，利用引入EPP的T-VPack進行打包，然后采用修改后的VPR布局布線工具對電路網表進行實現(xiàn)，最后進行可靠性評估。設計開銷由面積、延時和功率3部分組成，各占1/3。

對于只有一個單粒子翻轉，為了和文獻[14]中僅使用EPP驅動CAD進行對比，直接計算了系統(tǒng)失效概率改善比例(Soft Failure Rate Improvement,SFRI)。對于單粒子多位翻轉的情況，采用故障注入方式模擬輻射環(huán)境進行可靠性評估[20]。故障注入基于局部重配置方法，將 FPGA中內嵌的 PowerPC核作為故障注入控制器，首先通過 PLB(Processor Local Bus)從BRAM中讀取重配置比特流；其次對比特流進行隨機翻轉操作，模擬SEU的發(fā)生，生成故障注入序列；然后利用 ICAP(Internal Configuration Access Port)對FPGA進行重配置；最后對結果進行采集，與正確結果比較，判定SEU是否影響FPGA的正常工作。對于DBU，其比例分別為10%、30%、50%、80%和100%，注入次數(shù)為10000次；此外，實驗還對MBU中的3位翻轉進行故障注入實驗，其比例與DBU相同(其余為單位翻轉)，注入次數(shù)為10000次。

表1給出了本文所述CAD流程與文獻[14]中采用SEU-AWARE CAD流程在SFRI上的結果對比情況，SFRI從12.45%上升到18.01%，設計開銷幾乎沒有增加。從表1中可知，本算法對不同電路的提升效果有所不同，其原因在于電路的輸入輸出管腳數(shù)目以及CLB數(shù)目不同，同時由于布局布線尋優(yōu)的隨機性導致電路提升效果存在差異。圖6給出了以上電路在不同 DBU比例下的發(fā)生錯誤的平均百分比。從圖中可以看出本文提出的算法可以有效地降低DBU對系統(tǒng)的影響，當DBU比例增加時，系統(tǒng)失效概率遠低于其他方式，且沒有顯著地上升，這說明本文提出的算法對不同比例的 DBU有很好的適應性。由于配置單元數(shù)目較大以及故障注入的隨機性，導致只有 1%～3%的注入實驗引發(fā)了電路功能錯誤，但仍可以驗證本算法緩解 DBU的有效性。圖7給出了在不同3位翻轉比例下發(fā)生錯誤的平均百分比，其結果與 DBU相似，從圖中可以看出，本算法同樣可以有效地緩解3位翻轉對系統(tǒng)的影響。

圖6 不同DBU比例下的錯誤發(fā)生比例情況(10000次故障注入)

圖7 不同3位翻轉比例下的錯誤發(fā)生比例情況(10000次故障注入)

表1 SFRI和開銷對比

6 結論

本文對SRAM型FPGA的單位翻轉和多位翻轉進行分析，提出了布線資源軟錯誤發(fā)生概率能夠有效評估SEU軟錯誤，并通過結合錯誤傳播概率計算系統(tǒng)失效率，對FPGA的物理設計流程中的打包、布局布線算法進行了優(yōu)化改進。實驗結果表明，本文提出的方法能夠減少SBU和MBU作用下的軟錯誤，提高FPGA的抗輻射性能。

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