譚家杰

(衡陽師范學院物理與電子信息科學系，衡陽 421008)

1 引言

數(shù)字濾波器按照其結(jié)構(gòu)分成無限脈沖響應型(IIR，Infinite Impulse Response)和有限脈沖響應型(FIR，F(xiàn)inite Impusle Response)。有限脈沖響應型的設計方法有窗函數(shù)法、頻率采樣法及其它方法。數(shù)字濾波器實現(xiàn)方式主要有以下方法:①直接用DSP(Digital Signal Processor)硬件實現(xiàn)設計的數(shù)字濾波器［1－4］。②用 FPGA (Field Programmable Gate Array)器件實現(xiàn)［5－8］。③通用計算機或單片機實現(xiàn)［5，9］。其中，實現(xiàn)方式①②速度較快，因而應用較廣泛，方式③受限制，通用機一般用于設計濾波器，單片機則實現(xiàn)一些特殊的數(shù)字濾波器。一般的設計方法是采用Matlab 軟件［2－3，6，10－11］或面向?qū)ο筌浖?2－14］，根據(jù)給定的濾波器參數(shù)選用相應方法設計出數(shù)字濾波器，并檢查其幅頻特性、相頻特性是否符合設計要求。上述方法各有其特點，互有優(yōu)劣。采用Visual Basic6.0 軟件研制出FIR 濾波器設計的計算機輔助軟件，是可將濾波器的系數(shù)保存并輸出為VHDL(Very－High－Speed Circuit Hardware Description Language)語言的數(shù)字濾波器程序，經(jīng)QuartusII6.0 綜合產(chǎn)生可在線綜合、配置，能實現(xiàn)FIR 濾波器的在線設計、實現(xiàn)及修改。

2 FIR 濾波器設計

2.1 設計原理

FIR 數(shù)字濾波器相對于IIR 濾波器具有良好的線性相位，缺點是相對IIR 有較高的階數(shù)。一般的設計原理采用加窗函數(shù)方法。首先按照相應步驟設計，得到數(shù)字濾波器的系數(shù);然后驗證所設計的濾波器是否符合預先指定的指標;最后，根據(jù)系統(tǒng)的輸入、輸出信號以及濾波器的單位沖激響應可以給出濾波器的結(jié)構(gòu)，并用DSP 硬件實現(xiàn)，用C 語言描述，也可以用FPGA 器件實現(xiàn)，采用VHDL 語言建模設計程序［5－6］。用Visual Basic6.0 軟件平臺按照FIR濾波器原理設計出FIR 濾波器設計軟件，并導出實現(xiàn)濾波器的VHDL 程序代碼，最后用FPGA 開發(fā)軟件實現(xiàn)濾波器，從而完成FIR 數(shù)字濾波器設計、實現(xiàn)。

2.2 設計軟件的界面

用Visual Basic6.0 完成FIR 濾波器的設計，設計方法用加窗法，窗函數(shù)有:矩形窗、三角窗、漢明窗、漢寧窗、布萊克曼窗和凱塞窗。其設計的界面如圖1 所示。

圖1 FIR 濾波器設計界面

選擇濾波器類型包括低通、高通、帶通、帶阻四種，這里用四個單選鈕，其功能是用于選擇濾波器的類型。加窗類型則采用組合框用于運行時選擇設計濾波器的六種加窗類型。

設置濾波器參數(shù)則采用六個文本框分別用于輸入通帶衰減、阻帶衰減，阻帶下邊界頻率、阻帶上邊界頻率、通帶下邊界頻率、通帶上邊界頻率。其中，采用濾波器類型為低通或高通濾波器時，下面兩個輸入文本框控件設置為不可見，上面兩個文本框控件分別用于設計低通、高通濾波器時輸入通帶頻率和阻帶頻率。

濾波器設計操作主要由六個按鈕組成，實現(xiàn)的功能分別是設計濾波器、查看幅頻特性、查看相頻特性、導出濾波器系數(shù)、導出VHDL 文件及退出。通過前面介紹的控件設置濾波器類型、加窗類型及濾波器參數(shù)設計后，只有濾波器設計按鈕和退出按鈕是可操作的。單擊濾波器設計按鈕后，幅頻特性、導出濾波器系數(shù)、導出VHDL 程序按鈕變?yōu)榭刹僮?，此時可以單擊上述按鈕完成相應操作。但是濾波器操作禁止，因此變?yōu)榛疑?，以防止重復操作導致導出系?shù)和VHDL 程序輸出的系數(shù)錯誤。單擊幅頻特性后，相頻特性則為可操作。當單擊導出濾波器系數(shù)、導出VHDL 程序后，所有按鈕除退出可操作外，其余都不可操作，只有重新選擇濾波器類型或加窗類型或濾波器參數(shù)，濾波器設計按鈕才變成可操作。導出濾波器系數(shù)是將所有計算出來的系數(shù)經(jīng)過量化程序產(chǎn)生適合于FPGA 運行的數(shù)據(jù)，不同于界面所顯示的。導出VHDL 代碼的功能是直接產(chǎn)生可供QuartusII6.0 軟件綜合的代碼，經(jīng)編譯后可以直接配置到芯片中，從而達到在線修改濾波器的目的。

2.3 設計實例

為驗證設計軟件運行是否正確，給出了兩個實例，并將設計的濾波器分別與matlab 設計的濾波器進行對比。

例1 用凱塞窗設計一個通帶截止頻率0.3π，阻帶截止頻率為0.5π，阻帶衰減為40dB的低通濾波器。

按照例1的要求設置參數(shù)，運行設計軟件的結(jié)果如圖2 所示。為了將設計結(jié)果與matlab 軟件設計對比，分別將兩種設計方法設計的濾波器系數(shù)用表1 列出。濾波器的長度為23 且為對稱，因此表1列出前12個濾波器系數(shù)。表1 數(shù)據(jù)表明設計軟件與matlab 軟件設計的濾波器系數(shù)h(11)相差的最大誤差為－0.0004，其余相差很小。采用16 位二進制量化，系數(shù)量化最大誤差為－26;8 位量化系數(shù)誤差為－1，采用8 位量化值誤差可以不予考慮。說明設計軟件在算法及程序設計方面是正確的。

例2 用布萊克曼窗設計一個帶阻FIR 濾波器，通帶下截止頻率為0.2π，阻帶下截止頻率為0.35π，通帶上截止頻率為0.8π，阻帶上截止頻率為0.65π，阻帶最小衰減為－60dB，通帶最大衰減為1dB。

圖2 凱塞窗設計低通FIR 濾波器

表1 設計FIR 系數(shù)與matlab 設計對比

圖3 布萊克曼窗設計高通濾波器

設計軟件得到如圖3的結(jié)果，設計的濾波器長度為61，matlab 軟件設計的結(jié)果如圖4 所示。對兩個圖的幅頻特性進行對比后可知在通帶衰減方面相差不大，主要在阻帶衰減方面，matlab 設計的濾波器衰減大近30dB。由于篇幅有限，其它設計就不一一列出。經(jīng)過仿真實驗證明，本設計軟件在設計思路、代碼編寫方面都是正確的，因而采用設計軟件設計的數(shù)字濾波器是可靠的。

3 FIR 濾波器實現(xiàn)

3.1 FPGA 濾波器原理

FPGA 數(shù)字濾波器的實現(xiàn)是以計算機為平臺，以FPGA 開發(fā)軟件QuartusII6.0為工具，以FPGA 芯片為目標器件。由設計軟件先設計FIR 濾波器，然后導出實現(xiàn)的VHDL 程序來實現(xiàn)。數(shù)字濾波器實現(xiàn)的實質(zhì)是輸入信號與數(shù)字濾波器的系數(shù)做卷積過程，可用式(1)實現(xiàn)［5］。

圖4 matlab 設計布萊克曼窗FIR 濾波器幅頻特性

其中x(n)為輸入信號，y(n)為輸出信號，h(n)為濾波器系數(shù)，是設計軟件得到的。由于FIR 濾波器的階數(shù)較高，為保證其具有線性相位，其結(jié)構(gòu)具有對稱性，因而將式(1)變?yōu)槭?2)。

在設計算法時充分利用這點來節(jié)約資源，因此只需用濾波器系數(shù)的一半完成實現(xiàn)工作。

3.2 FPGA 濾波器實現(xiàn)

從濾波器的結(jié)構(gòu)可知FPGA 實現(xiàn)方法主要有:串行方式和并行方式。串行方式是以犧牲時間為代價，但是其資源的利用率較高。而并行結(jié)構(gòu)則是以消耗大量資源來換取時間的。設計軟件采用串行實現(xiàn)，將問題歸結(jié)為下述主要環(huán)節(jié):①濾波器系數(shù)的量化問題。②移位寄存器實現(xiàn)。③加法器、乘法器。

FPGA 濾波器系數(shù)量化是將設計的浮點系數(shù)轉(zhuǎn)換成可供FPGA 實現(xiàn)的數(shù)據(jù)的過程。量化數(shù)據(jù)類型有:傳統(tǒng)定點數(shù)、非傳統(tǒng)定點數(shù)和浮點數(shù)形式。定點數(shù)包括無符號整數(shù)、有符號整數(shù)、二進制補碼、二進制反碼、正則有符號數(shù)字系統(tǒng)(CSD，Canonic Signed Digit)。浮點數(shù)相對于定點數(shù)來說能在很大范圍提供足夠的精度，而定點數(shù)缺乏這方面的優(yōu)勢，但是定點數(shù)在運行速度和解決問題的復雜性方面更有優(yōu)勢?；谏鲜鲈?，在量化時必須考慮哪種類型數(shù)據(jù)更加適合系統(tǒng)的運算方式。設計軟件采用傳統(tǒng)的整數(shù)進行系數(shù)量化，既簡化了設計軟件算法程序的復雜度，又給實現(xiàn)帶來方便。VHDL 程序中采用std_logic_vector 數(shù)據(jù)來實現(xiàn)整型數(shù)據(jù)，并且開發(fā)環(huán)境有函數(shù)進行轉(zhuǎn)換，如conv_integer 函數(shù)，易于程序?qū)崿F(xiàn)。量化時采用定點整型數(shù)據(jù)。

移位寄存器的任務是將外部經(jīng)A/D 轉(zhuǎn)換輸入的數(shù)據(jù)，依次輸入與濾波器的系數(shù)相乘，需在統(tǒng)一時鐘信號和使能信號的作用下完成數(shù)據(jù)的移位并保存。根據(jù)上述原理，設置若干個signal 暫存信號，其數(shù)據(jù)類型與濾波器數(shù)據(jù)類型一致，且數(shù)據(jù)寬度相同，用于將輸入信號移位后存儲。暫存信號的個數(shù)與濾波器系數(shù)相同。再設計一個進程起移位寄存器的作用，這個進程的敏感信號為時鐘和復位信號。這樣的方法有利于Visual Basic 編程實現(xiàn)。

乘法器是數(shù)字濾波器實現(xiàn)的關(guān)鍵，根據(jù)VHDL 代碼并行性的特點，單獨設計乘法器模塊以供調(diào)用。乘法器模塊采用移位相加實現(xiàn)，其原理是通過將中間暫存數(shù)據(jù)進行移位，然后相加實現(xiàn)。而設計軟件根據(jù)FIR 濾波器長度由公式(2)生成語句完成乘積運算。加法器采用二進制加法運算。加法器、乘法器和移位寄存器在控制模塊的統(tǒng)一作用下依次完成。

3.3 QuartusII 仿真

為了對導出的FIR 濾波器VHDL 文件進行仿真，先設計一個加矩形窗的FIR 低通濾波器，阻帶衰減為40dB，通帶截止頻率為0.3π，阻帶截止頻率為0.4π。設計得到濾波器長度為11的低通濾波器。將設計軟件導出的VHDL 文件在QuartusII 6.0平臺上進行編譯、綜合。然后研究QuartusII6.0 綜合的濾波器是否滿足要求，輸入濾波器信號為:

進行仿真時，輸入信號量化為整型數(shù)據(jù)。取一序列{126，－8，71，－56，－31，－62，－70，18，－31，111，0，111，－31，18，－70，－63}設置為輸入信號，建立Waveform 文件，仿真得到仿真數(shù)據(jù)。仿真輸出信號為{0，－ 6048，－ 4656，4472，23686，38574，36837，17293，－13864，－35579，－44127，－35670，－ 13363，13808，36214，44406，36262，12360，－17351，－32835，－32583，－15591，－1844，5880，3024，0}。由于不知道輸出是否將高頻部分信號濾除，因此用Matlab 軟件驗證。具體做法是將輸入信號做256 點的FFT 運算，然后將輸出信號也做256點的FFT，得到如圖5的仿真信號。

圖5(a)為輸入信號的頻譜，其成分有歸一化頻率為0.1的低頻和0.45的高頻，圖5(b)是輸入信號通過濾波器后，僅剩下低頻部分。這個結(jié)果說明，設計軟件導出的VHDL 文件是正確的。

4 結(jié)束語

采用Visual Basic6.0 設計出了FIR 數(shù)字濾波器的設計軟件，設計軟件設計的濾波器正確可靠。該設計方法不同于以往，其創(chuàng)新在于能直接導出VHDL 文件供QuartusII 6.0 綜合、配置，從而實現(xiàn)了濾波器的在線設計、在線修改。經(jīng)QuartusII 6.0 仿真、配置測試，證明這種方法是正確可行的。

圖5 濾波器效果對比圖

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