王 棟，靳 鴻，吳志玲，劉 亮

（中北大學(xué) 教育部?jī)x器科學(xué)與動(dòng)態(tài)測(cè)試重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051）

信息技術(shù)分為信息獲取技術(shù)、信息傳輸技術(shù)、信息處理技術(shù)。雷達(dá)技術(shù)向高分頻率、多級(jí)化、多頻段等方向的發(fā)展，雷達(dá)信息獲取量也隨之增加，本文為滿足對(duì)被測(cè)雷達(dá)信號(hào)的高容量、高速度、遠(yuǎn)距離、低功耗、高可靠性及高靈活性的數(shù)據(jù)存儲(chǔ)及處理[1]。選用了LVDS接口，大容量的SDRAM和FPGA控制芯片。

1 系統(tǒng)總體設(shè)計(jì)方案

本存儲(chǔ)測(cè)試系統(tǒng)是由 LVDS接口，F(xiàn)PGA，SDRAM，USB，上位機(jī)組成。采用LVDS接口進(jìn)行雷達(dá)數(shù)據(jù)的發(fā)送與接收，用FPGA進(jìn)行數(shù)據(jù)處理與存儲(chǔ)，通過USB接口進(jìn)行計(jì)算機(jī)與FPGA的連接。系統(tǒng)的總體原理圖如圖1所示。

圖1 系統(tǒng)總體原理圖Fig.1 Overall system diagram

系統(tǒng)的工作原理：系統(tǒng)的發(fā)送過程是用16位的并行LVDS和10位串行LVDS接口接收雷達(dá)獲取的信號(hào)，采用FPGA進(jìn)行數(shù)據(jù)處理與存儲(chǔ)，最后通過USB接口數(shù)據(jù)上傳到計(jì)算機(jī)實(shí)現(xiàn)數(shù)據(jù)分析與實(shí)驗(yàn)。系統(tǒng)的接收過程是計(jì)算機(jī)將控制命令及數(shù)據(jù)通過USB接口，將數(shù)據(jù)實(shí)時(shí)的存儲(chǔ)到SDRAM中，然后根據(jù)SDRAM控制器的命令將數(shù)據(jù)送給串行或并行LVDS接口。

2 LVDS接口設(shè)計(jì)

LVDS即低壓差分信號(hào)傳輸，是一種滿足當(dāng)今高性能數(shù)據(jù)傳輸應(yīng)用的新型技術(shù)。具有數(shù)據(jù)率高、功耗低、端接匹配很容易、可靠性高、成本低等優(yōu)點(diǎn)[2]，可使用銅質(zhì)PCB連線傳輸或平衡電纜。LVDS在對(duì)信號(hào)完整性、低抖動(dòng)及共模特性要求較高的系統(tǒng)中的應(yīng)用越來越廣泛。圖2為L(zhǎng)VDS接口設(shè)計(jì)部分。

圖2 LVDS發(fā)送模塊Fig.2 LVDS send module

圖3 LVDS串口發(fā)送的連接圖Fig.3 Send the LVDS serial connection diagram

圖4 LVDS并行發(fā)送的連接圖Fig.4 Sends LVDS parallel connection diagram

圖6 LVDS并口接收模塊Fig.6 LVDS parallel receiver module

圖6中串行接口：是選用SN65LV1023發(fā)送串行數(shù)據(jù)，SN65 LV1024接收串行數(shù)據(jù)。并行接口：選用5片DS90LV047來發(fā)送并行數(shù)據(jù)，5片DS90LV048來接收并行數(shù)據(jù)。其中，4片是傳輸16位并行數(shù)據(jù)，1片是傳輸控制信號(hào)與時(shí)鐘信號(hào)。本系統(tǒng)傳輸模塊發(fā)送中，是FPGA首先向串行接口65LV1023發(fā)送DEN及TCLK信號(hào)或并行接口DS90LV047發(fā)送WEN、CLK，接著LVDS接口芯片，把從LVDS接口接收到的TTL并行信號(hào)轉(zhuǎn)換為L(zhǎng)VDS標(biāo)準(zhǔn)的串行信號(hào)或并行信號(hào)。串行LVDS信號(hào)通過驅(qū)動(dòng)器CLC001，通過RJ45接口發(fā)送出去。并行LVDS信號(hào)通過DB37發(fā)送出去。接收過程類同。

在本設(shè)計(jì)中，由于數(shù)據(jù)發(fā)送端與接收端距離較遠(yuǎn)，兩個(gè)板卡的地線之間可能出現(xiàn)電位差，在兩端產(chǎn)生直流電流，會(huì)影響差分對(duì)的工作甚至造成可靠性問題。因此，需要采用交流耦合來消除直流電位差，在差分輸出端采用隔直電容進(jìn)行交流耦合。阻抗匹配是通過一對(duì)阻值為傳輸線特征阻抗一半的電阻R6、R7對(duì)差分傳輸?shù)脑炊诉M(jìn)行匹配。接收端LVDS電路，這里主要考慮LVDS接口電路的阻抗匹配設(shè)計(jì)。因?yàn)閱渭兊腖VDS差分傳輸應(yīng)用距離較短，所以并行和串行接口都選用了100 Ω的電阻進(jìn)行匹配。 在經(jīng)過實(shí)驗(yàn)發(fā)現(xiàn)，發(fā)現(xiàn)LOCK信號(hào)有失鎖的情況，故要加光電隔離進(jìn)行隔離。在做PCB板布線時(shí)是要注意：至少要用4層布板，LVDS信號(hào)層、地層、電源層、TTL信號(hào)層；使TTL和LVDS放在由電源/地隔離的不同層上。使LVDS驅(qū)動(dòng)器和接收器盡可能靠近連接器的LVDS端，使用分布式的多個(gè)電容旁路LVDS設(shè)備[4]。

3 系統(tǒng)存儲(chǔ)控制模塊

系統(tǒng)的存儲(chǔ)控制模塊，在本系統(tǒng)中LVDS的傳輸速率高達(dá)600 MBPS，而 USB的讀取速率理論上為 480 MBPS，由于寫的速度過快，讀取的速度慢，容易造成讀數(shù)據(jù)的丟失[3]，并且系統(tǒng)要求系統(tǒng)在短時(shí)間內(nèi)能夠傳輸并存儲(chǔ)傳輸結(jié)果[5]。選用了容量更大，處理速度更快的SDRAM。中間加異步FIFO，用于時(shí)鐘匹配。SDRAM是一種隨機(jī)訪問存儲(chǔ)器，SDRAM的特點(diǎn)是大容量和高速。其單片容量可達(dá)256 MB或更高，工作速度高達(dá) 100～200 MHz[6]，本系統(tǒng)選用芯片 MT48LC16M16A2。時(shí)鐘頻率選擇133 MHz。LVDS串口信號(hào)中有8位有效數(shù)據(jù)，要經(jīng)過FIFO緩沖，進(jìn)行數(shù)據(jù)整合，時(shí)鐘匹配，變成16位并行的信號(hào)，在存入SDRAM中，而LVDS并行信號(hào)，直接通過FIFO緩沖，達(dá)到時(shí)鐘匹配，進(jìn)入SDRAM中。如圖8所示。

圖7 LVDS串口接收模塊Fig.7 LVDS serial port receiver module

圖8 系統(tǒng)存儲(chǔ)控制模塊Fig.8 System storage control module

4 系統(tǒng)接口控制模塊

傳輸系統(tǒng)與上位機(jī)通過USB接口進(jìn)行通信，選用CYPRESS公司的CY7C68013單片機(jī)作為USB控制器。CY7C68013包含增強(qiáng)型8051內(nèi)核和智能USB接口，開發(fā)簡(jiǎn)單，價(jià)格低廉，包含通用可編程接口（GPIF），包括4KB的大緩沖區(qū)，能真正體現(xiàn)USB2.0傳輸速度[7]。本系統(tǒng)采用GPIF模式與FPGA通信，通過判斷FIFO狀態(tài)進(jìn)行讀寫數(shù)據(jù)，配合USB控制邏輯上傳數(shù)據(jù)和下發(fā)命令。其中，GPIF提供了接口信號(hào)（包括16位數(shù)據(jù)總線、輸出控制信號(hào)CTL、輸入控制信號(hào)RDY），這些信號(hào)負(fù)責(zé)完成USB與FPGA的數(shù)據(jù)讀/寫控制和傳輸[8]。系統(tǒng)如圖9所示。

圖9 FPGA與68013邏輯控制關(guān)系Fig.9 FPGA and 68013 logic control relationship

5 實(shí)驗(yàn)結(jié)果

圖9為雷達(dá)獲取信號(hào)的獲取，數(shù)據(jù)接收的開始兩個(gè)字節(jié)為EB 90，然后是傳輸?shù)臄?shù)據(jù)，分析數(shù)據(jù)結(jié)果得知，，經(jīng)過LVDS傳輸系統(tǒng)回讀數(shù)據(jù)的格式與信號(hào)源發(fā)出的數(shù)據(jù)格式保持一致，并且未出現(xiàn)丟數(shù)、誤碼現(xiàn)象，實(shí)現(xiàn)了LVDS數(shù)據(jù)傳輸?shù)幕竟δ?。如圖10所示。

圖10 存儲(chǔ)器存儲(chǔ)數(shù)據(jù)Fig.10 Memory store data

6 結(jié)束語

文中采用LVDS與FPGA相結(jié)合，很好的完成了對(duì)雷達(dá)數(shù)據(jù)高速、高容量、遠(yuǎn)距離、低功耗、高可靠性等特點(diǎn)的要求，在需要遠(yuǎn)距離傳輸和大容量存儲(chǔ)的環(huán)境中，具有廣泛的應(yīng)用。

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