【摘要】在JPEG2000編碼系統(tǒng)中，EBCOT tire-1的位平面編碼器的復(fù)雜編碼運(yùn)算是整個(gè)系統(tǒng)的瓶頸，為了加快位平面編碼器運(yùn)算的速度，我們提出并行VLSI架構(gòu)，用來處理編碼器中的并行程序預(yù)估和程序編碼。我們以Verilog HDL編寫硬件代碼，并以Altera QuartusⅡ進(jìn)行模擬硬件仿真。

【關(guān)鍵詞】JPEG2000位平面編碼并行FPGA

JPEG2000是由國(guó)際標(biāo)準(zhǔn)化組織ISO和國(guó)際電信標(biāo)準(zhǔn)化聯(lián)盟ITU-T于2001年聯(lián)合頒布的新一代圖像壓縮國(guó)際標(biāo)準(zhǔn)[1]，對(duì)于圖像設(shè)備的應(yīng)用，快速、低成本的JPEG2000圖像壓縮電路是決定其應(yīng)用前景、范圍的關(guān)鍵因素?，F(xiàn)已有多種JPEG2000圖像壓縮電路設(shè)計(jì)方案[2～4]，它們的主要分歧集中在位平面（bit-plane）編碼器的設(shè)計(jì)上。其原因在于，位平面編碼時(shí)間占全部編碼時(shí)間的50%以上[4]，是影響JPEG2000編碼速度的最關(guān)鍵部分。

本文介紹在FPGA電路平臺(tái)上一種高效的位平面、過程并行的位平面編碼器電路設(shè)計(jì)。首先簡(jiǎn)要介紹位平面、過程并行的位平面編碼算法和局部并行電路結(jié)構(gòu)。然后給出具體的電路設(shè)計(jì)，最后給出實(shí)驗(yàn)結(jié)果和總結(jié)。

一、位平面、過程并行的位平面編碼器

位平面編碼是將小波系數(shù)從幅度的高位平面向低位平面漸進(jìn)編碼。每個(gè)位平面編碼又分為3個(gè)編碼過程：重要性傳播過程（significance propagation pass，SP）、幅度細(xì)化過程（magnitude refinement pass，MP）和清除過程（cleanup pass，CP）。這3個(gè)過程按照SP，MP，CP順序進(jìn)行，系數(shù)的重要性狀態(tài)隨著編碼的進(jìn)行而變化。各編碼過程的具體編碼工作由4個(gè)編碼模塊執(zhí)行，分別是零編碼模塊（zero coding，ZC）、符號(hào)編碼模塊（sign coding，SC）、幅度細(xì)化模塊（magnitude refinementprimitive，MRC）和行程編碼模塊（run length coding，RLC）。SP過程使用ZC模塊和SC模塊執(zhí)行編碼；MP過程使用MRC模塊執(zhí)行編碼；CP過程使用RLC模塊、ZC模塊和SC模塊聯(lián)合執(zhí)行編碼。

在Tsai[5]的編碼結(jié)構(gòu)中，程序編碼電路需等待程序預(yù)估電路完成建立預(yù)估表后才開始編碼動(dòng)作，這樣程序編碼電路會(huì)有一段時(shí)間無動(dòng)作，因此我們?cè)O(shè)計(jì)了并行編碼結(jié)構(gòu)電路，將程序預(yù)估電路和程序編碼電路以并行方式進(jìn)行各自的動(dòng)作，可以減少建立預(yù)估表所耗的時(shí)間，圖1給出了總體結(jié)構(gòu)概念圖。數(shù)據(jù)存儲(chǔ)器中的小波系數(shù)，經(jīng)過編碼信息產(chǎn)生器和程序預(yù)估處理器后送到編碼信息寄存器中，控制器控制移位寄存器將合適的數(shù)據(jù)送到數(shù)據(jù)線上，每個(gè)位平面的編碼模塊從數(shù)據(jù)線上讀取輸入信號(hào)，輸出相應(yīng)的上下文和數(shù)據(jù)對(duì)，算術(shù)編碼器利用這些上下文和數(shù)據(jù)對(duì)進(jìn)行后續(xù)編碼。

二、并行結(jié)構(gòu)的位平面編碼器的實(shí)現(xiàn)

我們所設(shè)計(jì)的位平面編碼硬件電路結(jié)構(gòu)圖如圖二所示，包含（A）地址產(chǎn)生模塊、（B）存儲(chǔ)器模塊、（C）移位寄存器模塊、（D）更新和預(yù)估模塊、（E）編碼信息產(chǎn)生器、（F）編碼信息寄存器模塊、（G）控制電路模塊、（H）程序編碼處理模塊。具體介紹如下：

A、地址產(chǎn)生模塊：包含兩種電路：存儲(chǔ)器地址產(chǎn)生電路、位平面計(jì)數(shù)器電路，存儲(chǔ)器地址產(chǎn)生電路用于產(chǎn)生讀

寫內(nèi)部或外部存儲(chǔ)器地址，包含外部存儲(chǔ)器、存儲(chǔ)器、寄存器地址產(chǎn)生器，而位平面計(jì)數(shù)器電路用于對(duì)預(yù)測(cè)電路和編碼電路所處理的位平面進(jìn)行計(jì)數(shù)。

B、存儲(chǔ)器模塊：包含編碼塊、符號(hào)、重要狀態(tài)、預(yù)估和數(shù)值增量存儲(chǔ)器。

C、移位寄存器模塊：包含編碼塊、符號(hào)、重要狀態(tài)、預(yù)估和數(shù)值增量移位寄存器。

D、更新和預(yù)估模塊：包含重要狀態(tài)更新模塊、數(shù)值增量更新模塊和程序預(yù)估模塊，重要狀態(tài)更新模塊從編碼塊移位寄存器和重要狀態(tài)移位寄存器讀取資料，用來判斷目前行是否有新的重要狀態(tài)出現(xiàn)；數(shù)值增量更新模塊讀取數(shù)值增量移位寄存器和重要狀態(tài)更新模塊所送出的sig_update_en信號(hào)，來判斷是否要更新數(shù)值增量移位寄存器模塊，程序預(yù)估模塊讀取重要狀態(tài)更新模塊所送出sig_update_en信號(hào)和預(yù)估移位寄存器中所有寄存器資料，來預(yù)估目前行的程序狀態(tài)并更新預(yù)估移位寄存器。

E、編碼信息產(chǎn)生器模塊：為了讓程序預(yù)估電路與程序編碼電路并行動(dòng)作且互不干擾，因此加入此模塊讀取程序預(yù)估移位寄存器和各移位寄存器的資料，來產(chǎn)生目前行的4個(gè)預(yù)編碼位元的編碼信息。

F、編碼信息寄存器模塊：在編碼信息產(chǎn)生器電路中，一次針對(duì)一行產(chǎn)生4組編碼信息，并寫入編碼信息寄存器，且程序電路在一個(gè)周期內(nèi)由編碼信息產(chǎn)生器讀出一行的編碼信息進(jìn)行編碼。

G、控制電路模塊：包含控制單元和編碼處理器，以有限狀態(tài)機(jī)設(shè)計(jì)方式來產(chǎn)生控制信號(hào)，控制電路中存儲(chǔ)器讀寫、預(yù)估電路和編碼電路的動(dòng)作，控制單元和編碼處理器功能分述如下：

a、控制單元：電路開始于一個(gè)新的編碼塊，需先從外部數(shù)據(jù)存儲(chǔ)器中載入編碼塊數(shù)據(jù)到編碼塊數(shù)據(jù)存儲(chǔ)器和符號(hào)存儲(chǔ)器。由控制單元送出控制信號(hào)到位置產(chǎn)生器（Address Generator）產(chǎn)生讀取和寫入的位置，完成數(shù)據(jù)存儲(chǔ)器載入之后，開始電路的編碼動(dòng)作。從最重要位平面開始，控制單元送出控制信號(hào)使能程序預(yù)估電路和編碼信息產(chǎn)生電路，并由編碼塊、符號(hào)、重要狀態(tài)等存儲(chǔ)器讀出行資料，產(chǎn)生程序預(yù)估和編碼信息。完成一行之后再繼續(xù)處理下一行，并送出控制信號(hào)將更新模塊、預(yù)估模塊和編碼信息產(chǎn)生器電路產(chǎn)生的數(shù)據(jù)寫入符號(hào)存儲(chǔ)器、預(yù)估存儲(chǔ)器、數(shù)值增量存儲(chǔ)器和編碼信息寄存器中，直到完成一個(gè)位平面的處理。接著判斷目前位平面是否是最不重要位平面，如果是的話，就完成編碼塊的編碼，否則從下一位平面開始編碼。

b、編碼處理器：用來控制程序編碼處理電路和編碼信息寄存器的讀取，當(dāng)開始一個(gè)編碼塊的編碼時(shí)，編碼處理器送出控制信號(hào)到編碼信息寄存器中，一次讀出4組編碼數(shù)據(jù)，并先判斷這4組編碼數(shù)據(jù)的rlc狀態(tài)。若rlc狀態(tài)皆為“01”，代表這4個(gè)編碼位由程序3的Run-Length Coding編碼，便送出pass_select信號(hào)為“001”至程序編碼處理電路中，否則代表4個(gè)編碼位是由不同程序所編碼，將一次送出一位pass_select信號(hào)。而psaa_select信號(hào)時(shí)每組編碼信息中的程序狀態(tài)，當(dāng)完成一個(gè)位平面，接著判斷目前位平面是否為最不重要位平面，如果是，即完成編碼塊的編碼，否則從下一位平面所對(duì)應(yīng)到的寄存器讀取編碼數(shù)據(jù)，繼續(xù)下一個(gè)位平面的編碼。

H、程序編碼處理模塊：包含4中編碼電路，分別為零編碼模塊（zero coding，ZC）、符號(hào)編碼模塊（sign coding，SC）、幅度細(xì)化模塊（magnitude refinementprimitive，MRC）和行程編碼模塊（run length coding，RLC），由編碼處理器從編碼信息寄存器中讀出編碼數(shù)據(jù)送到各編碼電路中，并由編碼處理器送出的pass_select信號(hào)來選擇由哪一編碼電路輸出，如圖3所示。

三、試驗(yàn)結(jié)果及結(jié)論

針對(duì)本文提出的位平面編碼器結(jié)構(gòu)，我們以Verilog-HDL語言描述硬件電路，并以Altera QuartusⅡ7.0軟件進(jìn)行硬件仿真及驗(yàn)證，電路效率如圖4所示。

經(jīng)過硬件電路的實(shí)現(xiàn)和驗(yàn)證，在并行程序預(yù)估部分對(duì)于nxn的編碼塊只需n個(gè)周期即可完成程序預(yù)估，并可減少編碼判斷的周期，且程序編碼在每個(gè)周期都會(huì)產(chǎn)生Context（CX）和Decision（D），使電路沒有閑置時(shí)間，加快編碼速度，與現(xiàn)今已提出的編碼結(jié)構(gòu)相比，可節(jié)省3倍編碼時(shí)間以達(dá)到快速編碼的需求。

參考文獻(xiàn)

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