李丹，項思源

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PCB設計中用于消除信號反射的常用方法

李丹，項思源

（武漢船用電力推進裝置研究所，武漢 430064）

論述了PCB設計中信號反射的機理，提出了消除反射的方法。

PCB 反射 端接

0 引言

集成電路輸出開關速度提高，使得信號的頻率也在提高，板上的傳導部分已不再單純的象低頻時簡單的點對點連線，而是具有了高頻特性的傳輸線。傳輸線上的阻抗不連續(xù)會導致信號反射，從而造成信號的延時和衰減，容易導致系統(tǒng)的誤操作甚至停止工作。因此，在設計中應盡量減少和消除信號反射。

1 信號反射產生機理

在理想的情況，當傳輸線內阻=傳輸線特征阻抗＝負載阻抗時，傳輸線的阻抗是連續(xù)的，不會發(fā)生任何反射，能量一半消耗在源內阻上，另一半消耗在負載電阻上，此時傳輸線無直流損耗[1]。

如果負載阻抗大于傳輸線的特性阻抗，那么負載端多余的能量就會反射回源端，這種情況為欠阻尼。

如果負載阻抗小于傳輸線的特性阻抗，負載試圖消耗比當前源端提供的能量更多，這種情況稱為過阻尼。

欠阻尼和過阻尼都會引起反向傳播的波形，某些情況下在傳輸線上會形成駐波。當傳輸線特征阻抗＝負載阻抗時，負載完全吸收到達的能量，沒有任何信號反射回源端，這種情況稱為臨界阻尼。為了消除信號反射，最好使信號穩(wěn)定在臨界阻尼狀態(tài)，從實際的PCB設計的角度來看，由于臨界阻尼情況很難滿足，因此，設計上達到輕微的過阻尼即可，通常采用的方式是端接阻抗。

2 消除信號反射的常見匹配方案——阻抗匹配與端接

由反射產生機理可知，減小和消除反射的方法是根據(jù)傳輸線的特性阻抗在其發(fā)送端或接收端進行終端阻抗匹配，從而使源反射系數(shù)或負載反射系數(shù)為零[2]。傳輸線的端接通常采用兩種策略：1）并行端接，即負載阻抗與傳輸線阻抗匹配；2）串行端接，即源阻抗與傳輸線阻抗匹配。

2.1 并行端接

并行端接主要是在盡量靠近負載端的位置加上拉和/或下拉阻抗來實現(xiàn)終端的阻抗匹配。

2.1.1簡單的并行端接

這種端接方式是簡單地在負載端加入一下拉到地層的電阻，使電阻值=傳輸線特征阻抗，從而實現(xiàn)匹配。采用這種端接的前提條件是驅動端必須能夠提供輸出高電平時的驅動電流以保證通過端接電阻的高電平電壓滿足門限電壓要求。

在輸出為高電平狀態(tài)時，這種并行端接電路消耗的電流過大，對于50 Ω的端接負載，維持TTL高電平消耗電流高達48 mA，而一般器件很難可靠地支持這種端接電路。

2.1.2戴維寧并行端接

戴維寧端接即分壓器型端接。用上拉電阻和下拉電阻同時構成端接電阻，通過這兩個電阻同時工作進行吸收反射。上拉電阻的最大值由可接受的信號的最大上升時間決定，最小值由驅動源的吸電流數(shù)值決定。下拉電阻應滿足當傳輸線斷開時電路邏輯高電平的要求。

此端接方案雖然降低了對源端器件驅動能力的要求，但卻由于在電源和地之間連接的兩個電阻一直在從系統(tǒng)電源吸收電流，因此直流功耗較大。

2.1.3主動并行端接

在此端接策略中，端接電阻＝傳輸線特征阻抗，端接電阻將負載端信號拉至偏移電壓V。V的選擇依據(jù)是使輸出驅動源能對高低電平信號有汲取電流能力。

這種端接方式需要一個具有吸、灌電流能力的獨立電壓源來滿足輸出電壓跳變速度的要求。

如偏移電壓V>0，輸入為邏輯低電平時有DC直流功率損耗，如偏移電壓V<0，則輸入為邏輯高電平時有直流功率損耗。

2.1.4并行AC端接

并行AC端接使用串聯(lián)RC作為端接阻抗。

端接電阻要小于等于傳輸線阻抗，電容必須大于100 pF，一般使用0.1mF的多層陶瓷電容。這種端接方式無任何直流功耗。

2.1.5二極管并行端接

使用肖特基二極管或快速開關硅管進行傳輸線端接，條件是二極管的開關速度必須至少比信號上升時間快4倍以上。在面包板、底板等線阻抗不好確定的情況下，使用二極管端接即方便又省時。如果在系統(tǒng)調試時發(fā)現(xiàn)振鈴問題，可以很容易地加入二極管來消除。

二極管端接的優(yōu)點在于：二極管替換了需要電阻和電容元件的戴維寧端接或RC 端接，通過二極管鉗位減小過沖與下沖，不需要進行線的阻抗匹配。盡管二極管的價格要高于電阻，但系統(tǒng)整體的布局布線開銷也許會減少，因為不再需要考慮精確控制傳輸線的阻抗匹配。二極管端接的缺點在于：二極管的開關速度一般很難做到很快，因此對于較高速的系統(tǒng)不適用。

2.2 串行端接

串行端接是通過在盡量靠近源端的位置串行插入一個電阻R到傳輸線中來實現(xiàn)的。

串行端接是匹配信號源的阻抗，所插入的串行電阻阻值加上驅動源的輸出阻抗應大于等于傳輸線阻抗。這種策略通過使源端反射系數(shù)為零從而抑制從負載反射回來的信號再從源端反射回負載端。

串行端接的優(yōu)點在于：每條線只需要一個端接電阻，無需與電源相連接，消耗功率小。當驅動高容性負載時可提供限流作用，這種限流作用可以幫助減小地彈噪聲。串行端接的缺點在于：不適合用于高頻信號通路，特別是高速時鐘。

2.3 多負載的端接

在實際電路中常常會遇到單一驅動源驅動多個負載的情況，這時需要根據(jù)負載情況及電路的布線拓撲結構來確定端接方式和使用端接的數(shù)量。一般情況下可以考慮以下兩種方案。

1）如果多個負載之間的距離較近，只需要一個端接電路。若采用串行端接，則在傳輸線源端加入一串行電阻；若采用并行端接，則端接應置于離源端距離最遠的負載處。同時，線網的拓撲結構應優(yōu)先采用菊花鏈的連接方式。

2）如果多個負載之間的距離較遠，需要在每個負載都需要一個端接電路。如采用串行端接，則在傳輸線源端每條傳輸線上均加入一個串行電阻。如采用并行端接，則應在每一負載處都進行端接。

3 針對不同工藝器件的端接策略

阻抗匹配與端接技術方案應針對具體情況，使用適當?shù)亩私臃椒ú拍苡行У販p小信號反射。

一般來說，對于一個CMOS工藝的驅動源，其輸出阻抗值較穩(wěn)定且接近傳輸線的阻抗值，因此對于CMOS器件使用串行端接技術就會獲得較好的效果。

對于TTL工藝的驅動源在輸出邏輯高電平和低電平時其輸出阻抗有所不同，這時，使用并行戴維寧端接方案則是一種較好的策略。

對于ECL器件一般都具有很低的輸出阻抗，因此，在ECL電路的接收端使用一下拉端接電阻來吸收能量則是ECL電路的通用端接技術。

具體電路上的差別、網絡拓撲結構的選取、接收端的負載數(shù)等都是可以影響端接策略的因素，因此在高速電路中實施電路的端接方案時，需要根據(jù)具體情況通過CADENCE軟件分析仿真來選取合適的端接方案以獲得最佳的端接效果。

總之，把握反射產生的機理，根據(jù)自己實際工作中的經驗，并總結，具體問題具體分析，可以將信號反射問題盡可能消除。

[1] Stephen H.Hall Garrett W.Hall James A. McCall. High-Speed Digital System Design A Handbook of Interconnect Theory and Design Practices.

[2] High-Speed DigitalDesign A Handbook of Black Magic Howard Johnson martin Graham.

Common Methods to Eliminate Signal Reflection on PCB Design

Li Dan, Xiang Siyuan

(Wuhan Institute of Marine Electric Propulsion , CSIC , Wuhan 430064 , China)

TP337 TN41

A

1003-4862（2013）04-0017-02

2012-9-18

李丹(1982-)，女，工程師。研究方向：嵌入式控制系統(tǒng)。