張寒松??（中國西南電子技術(shù)研究所，成都610036）

應(yīng)用于寬頻率范圍的小衛(wèi)星通信偵察信號處理方案?

張寒松??
（中國西南電子技術(shù)研究所，成都610036）

針對日益增強的小衛(wèi)星平臺搭載電子偵察載荷的需求，提出一種應(yīng)用于寬頻率范圍的通信偵察信號處理方案，在一片集成度較低的FPGA中完成信號數(shù)字下變頻、頻譜分析、數(shù)據(jù)存儲和傳輸?shù)葟?fù)雜功能。通過在FPGA中進(jìn)行濾波器、存儲器復(fù)用等辦法，充分利用現(xiàn)有FPGA的資源，減少器件數(shù)量，實現(xiàn)了平臺對載荷小型化、低功耗、功能全、效率高的要求。試驗結(jié)果驗證了該設(shè)計的實用性。

小衛(wèi)星通信偵察；信號處理；濾波器組；數(shù)字下變頻

1 引言

小衛(wèi)星偵察具有覆蓋面廣、部署靈活、反應(yīng)迅速等眾多優(yōu)點，光電偵察載荷應(yīng)用已非常成熟，而電子偵察載荷正處于起步階段，需求非常迫切。

目前，地面通信偵察設(shè)備發(fā)展已經(jīng)很成熟，利用先進(jìn)的大規(guī)模集成電路，如XILINX公司的Virtex6系列FPGA等器件可以實現(xiàn)復(fù)雜的偵察算法和功能。但是大多數(shù)FPGA器件并沒有生產(chǎn)對應(yīng)的具有抗輻射性能的型號，少數(shù)具有抗輻射性能且較先進(jìn)的FPGA器件也由于國外出口限制的原因難以采購，所以無法在小衛(wèi)星平臺中照搬成熟的地面通偵設(shè)備方案。此外，小衛(wèi)星對載荷小型化、低功耗的要求也不允許通過堆疊大量硬件的辦法來滿足算法和功能上的需求。

所以，在小衛(wèi)星通偵載荷的設(shè)計中，如何很好地平衡設(shè)備的功能、性能與功耗、體積、重量的關(guān)系是個關(guān)鍵問題。本文提出了一種適用于小衛(wèi)星平臺的通信偵察信號處理方案并給出了其中的FPGA設(shè)計辦法，可實現(xiàn)對超短波甚至更高頻段的通信信號偵察。該方案基于DSP＋FPGA為核心的硬件架構(gòu)，僅使用了集成度較低的一片DSP和一片F(xiàn)PGA完成信號處理功能，具有設(shè)備量小、低功耗的特點，較好地解決了上述問題。DSP采用具有輻射性能的TMS320VC33器件，F(xiàn)PGA型號為QPro系列中的XQR2V3000（質(zhì)量等級為Q級），具有很高的抗輻射性能，廣泛應(yīng)用于航天和軍事裝備中，也是目前能采購到的航天級FPGA器件中集成度較高的型號之一。其對應(yīng)的工業(yè)級型號為Virtex2系列的XC2V3000，集成度為300萬門，與當(dāng)前最先進(jìn)的FPGA相比則集成度很低。本設(shè)計通過巧妙的資源復(fù)用方法，在一片XQR2V3000中實現(xiàn)了復(fù)雜的信號處理功能。

2 數(shù)字信號處理方案簡介

數(shù)字信號處理方案的原理如圖1所示。A／D轉(zhuǎn)換器把射頻接收機輸出的中頻信號進(jìn)行數(shù)字量化，經(jīng)過抽取、下變頻、濾波處理后的信號為I、Q兩路零中頻復(fù)信號，對其進(jìn)行參數(shù)粗測量，通過信號幅度的門限檢測結(jié)果確定出目標(biāo)信號并計算出其頻率、帶寬等參數(shù)。根據(jù)參數(shù)粗測量的結(jié)果設(shè)置射頻接收機輸出中頻的帶寬、抽取器的抽取倍數(shù)、用于數(shù)字下變頻的本振頻率、濾波器的選擇等工作參數(shù)，獲得更高信噪比、更低數(shù)據(jù)率的零中頻信號，再進(jìn)行參數(shù)精測量獲得的高精度的信號參數(shù)，最后進(jìn)行模式識別、解調(diào)等處理并通過數(shù)據(jù)傳輸系統(tǒng)把結(jié)果上報主控計算機及存儲。對于無法識別的信號，可以把原始采樣數(shù)據(jù)或預(yù)處理后的數(shù)據(jù)通過數(shù)據(jù)傳輸系統(tǒng)回傳至地面處理系統(tǒng)進(jìn)行離線分析。此方案中FPGA用于信號的實時數(shù)字下變頻、時頻轉(zhuǎn)換、邏輯控制等功能，模式識別、解調(diào)、工作流程控制等由DSP完成。

3 FPGA設(shè)計方法

3.1 FPGA的信號處理算法

3.1.1 帶通信號的正交抽取

寬中頻采樣信號處理中，目標(biāo)信號通常為接收機中頻帶寬中一個窄帶信號。采用帶通信號的正交抽取方法，先通過數(shù)字下變頻把信號變?yōu)榱阒蓄l信號，再用幾乎等同于信號帶寬的低通濾波器濾波，最后進(jìn)行抽取，獲得最佳的濾波效果并且速率較低的零中頻復(fù)信號?，F(xiàn)代信號處理算法往往是基于零中頻復(fù)信號，而降低采樣率可減少運算量和FPGA資源消耗。帶通信號抽取結(jié)構(gòu)原理如圖2所示［1］。

A／D采樣信號分別與相位正交的本振混頻，經(jīng)低通濾波器濾掉高頻分量后得到I、Q兩路信號。設(shè)輸入的窄帶中心頻率為f0、初相為α0，Ts是采樣間隔，信號為x（n）＝A cos（2πf0nTs＋α0）。

與頻率為fi的正交本振混頻輸出為

設(shè)置合適的中頻fi的值，再經(jīng)低通濾波器濾除高頻分量，即可得到正交的兩路零中頻復(fù)信號。若信號頻率f0的范圍為21.4±2 MHz，在12.4 MHz采樣率下為一個欠采樣（f0＞fs／2）信號。設(shè)fi＝9 MHz，相對而言，頻率f0－fi－fs為低頻分量。因此，經(jīng)過截止頻率在2 MHz以下的低通濾波器后，輸出I、Q兩路頻率變?yōu)閒0＋fi－fs。

由于信號的中心頻率為零，故可把輸出混頻器后面的低通濾波器帶寬設(shè)計為B／2，相應(yīng)的可在I、Q兩路信號后直接進(jìn)行2倍抽取而不會發(fā)生混疊。

3.1.2 頻譜分析

有限長序列離散傅里葉變換（DFT）是一種數(shù)字信號頻譜分析的基本算法。對于N點序列x（n），DFT頻譜分析算法的數(shù)學(xué)公式為式中，x（n）為時域信號，X（k）為頻域信號。變換后得到以fs／N為步進(jìn)，從0到fs·（N－1）／N的N個頻點的離散功率譜，通過改變N的值可以得到不同的頻譜分辨率。快速傅里葉變換（FFT）是DFT的一種快速算法，在現(xiàn)代信號處理中應(yīng)用廣泛。

3.2 FPGA的實現(xiàn)

3.2.1 總體設(shè)計

FPGA頂層模塊設(shè)計如圖3所示。按功能劃分為5大模塊，包括信號預(yù)處理模塊、數(shù)傳模塊、復(fù)用存儲器模塊、FFT運算模塊、接口邏輯模塊。

3.2.2 信號預(yù)處理模塊

信號預(yù)處理模塊包含對A／D輸出數(shù)據(jù)的抽取、下變頻、濾波處理三部分，模塊設(shè)計如圖4所示。

設(shè)接收機中頻輸出帶寬分50 kHz、200 kHz、3 MHz 3檔，中心頻率為21.4 MHz。A／D采樣率為12.4 MHz。對采樣數(shù)據(jù)抽取倍數(shù)分為1倍、12倍、52倍3檔。理論上，抽取器是由一個抗混疊濾波后接一個抽取操作構(gòu)成。這里接收機輸出帶寬和FPGA中抽取模塊的檔位的選擇是一一對應(yīng)的關(guān)系，可保證抽取后的采樣率仍然滿足帶通采樣定理，不需設(shè)計抗混疊濾波器。抽取器的設(shè)計可用間隔一定的采樣點取值的方法實現(xiàn)，抽取后的采樣率與帶寬關(guān)系如表1所示。

下變頻在FPGA中是乘法運算。將抽取后的數(shù)據(jù)和DDS（Direct Digital Synthesizers）輸出的數(shù)據(jù)做乘法運算。DDS和混頻器（乘法器）都由IP核生成。DDS輸出正交兩路本振信號，頻率值由DSP設(shè)置，參考頻率為49.6 MHz，若控制碼設(shè)為26位寬的無符號數(shù)，輸出頻率誤差可達(dá)到0.74 Hz。

對下變頻后的濾波處理，采用了多個偶對稱的線性相位FIR低通抽取濾波器級聯(lián)的設(shè)計。單個濾波器的具體設(shè)計方法是：首先在Matlab的FDATool工具中設(shè)置濾波器的通帶、阻帶、過渡帶、阻帶衰減、階數(shù)等參數(shù)，生成濾波器系數(shù)；然后在ISE的Core Generator中打開FIR Compiler模塊設(shè)計界面，導(dǎo)入濾波器系數(shù)，并設(shè)置抽取率、模塊接口參數(shù)，生成濾波器模塊。本方案中設(shè)計了2倍（濾波器系數(shù)0.52）、4倍（濾波器系數(shù)0.194）、3倍（濾波器系數(shù)0.174）、8倍（濾波器系數(shù)0.25）抽取的濾波器，形成三級級聯(lián)，針對不同帶寬的信號采用不同的組合濾波方式，實現(xiàn)最優(yōu)的濾波效果。濾波器的級聯(lián)設(shè)計有效地節(jié)省了資源。濾波器組輸出數(shù)據(jù)率和帶寬關(guān)系如表2所示。

3.2.3 FFT運算模塊和復(fù)用存儲器模塊

FFT運算模塊由兩個子模塊組成，一個是由IP核生成的FFT運算子模塊。FFT運算點數(shù)為2的N次方，N的值為6～12。每次運算都是由DSP根據(jù)參數(shù)粗測量或者參數(shù)精測量的流程先設(shè)置N的值，再發(fā)送啟動FFT運算指令。另一個是VHDL語言寫的FFT運算管理子模塊，是控制FFT運算數(shù)據(jù)輸入與輸出的接口電路，F(xiàn)FT運算的輸入與輸出數(shù)據(jù)都在復(fù)用存儲器模塊中。

本設(shè)計選擇的FPGA器件XQR2V3000-4CG717，其內(nèi)部有96塊18 kb的Block RAMs資源，總共1 728 kb。通過對Block RAMs資源的復(fù)用設(shè)計，最大限度地利用了有限的Block RAMs資源，簡化系統(tǒng)的硬件量，提高工作速度。復(fù)用存儲器模塊設(shè)計為一個32 k×32 b的雙口RAMs，其作用包括：作為信號預(yù)處理后的數(shù)據(jù)存儲空間；作為DSP外掛SRAM；作為DSP程序加載的源存儲器（雙口RMA初始化內(nèi)容為DSP程序）；作為高速采樣數(shù)據(jù)數(shù)傳（12 MHz采樣率數(shù)據(jù)）的緩存空間；作為FFT運算的數(shù)據(jù)輸入和輸出存儲空間。

3.2.4 接口邏輯模塊和數(shù)傳模塊

接口邏輯模塊包含兩部分內(nèi)容。

一部分是DSP對FPGA內(nèi)部各模塊發(fā)送控制命令、設(shè)置工作參數(shù)的接口邏輯子模塊?？刂泼畹膶崿F(xiàn)方式是DSP對一個協(xié)議規(guī)定的外部地址空間寫操作，與寫外部存儲器單個地址的操作相同，寫的數(shù)據(jù)在接口協(xié)議中定義。FPGA工作主時鐘（49.6MHz）上升延對地址線、數(shù)據(jù)線、片選信號線、寫信號線進(jìn)行采樣譯碼，符合協(xié)議規(guī)定則產(chǎn)生一個控制窄脈沖來控制模塊啟動或停止工作。設(shè)置工作參數(shù)的實現(xiàn)方式與控制命令相似，不同的是FPGA需要對DSP寫的數(shù)據(jù)用寄存器存儲，并作為受控模塊工作的判斷依據(jù)。常用的工作參數(shù)包括抽取倍數(shù)、DDS頻率、FFT點數(shù)、雙口RAM存儲數(shù)據(jù)點數(shù)設(shè)置等。

另一部分是DSP和信號處理板上其他器件的轉(zhuǎn)接邏輯子模塊。DSP與其他器件的接口多數(shù)都不是無縫接口，并且DSP也沒有足夠的接口與所有器件直接連接，所以該子模塊是DSP對外接口的有效擴展，并起到簡化操作的功能。轉(zhuǎn)接邏輯子模塊有3個：一是DSP與AD7890轉(zhuǎn)接邏輯，AD7890為12

位的8路串行A／D器件，用于數(shù)字化溫度、電壓等模擬量的遙測參數(shù)；二是DSP與CAN控制器轉(zhuǎn)接邏輯，CAN總線用于信號處理板與上位機、接收機通信；三是DSP與FLASH轉(zhuǎn)接邏輯，F(xiàn)LASH內(nèi)容可作為DSP程序的另一個加載來源（DSP軟件重構(gòu)）。

數(shù)傳模塊的功能包括低速采樣數(shù)據(jù)數(shù)傳、高速采樣數(shù)據(jù)數(shù)傳、突發(fā)信號采樣數(shù)據(jù)數(shù)傳、參數(shù)測量結(jié)果數(shù)傳四部分。數(shù)傳模塊的設(shè)計方法在文獻(xiàn)［6］中已有詳細(xì)論述，這里不再重復(fù)。

4 試驗與結(jié)論

FPGA設(shè)計使用Xilinx公司的集成開發(fā)工具ISE10.1進(jìn)行輸入、仿真、綜合、實現(xiàn)。利用ISE內(nèi)嵌的工具對FPGA設(shè)計進(jìn)行資源使用情況統(tǒng)計、時序分析、功耗分析。器件資源使用量如表3所示，資源使用率最大的Block RAMs為91%，其余的都在80%以下。

靜態(tài)時序分析結(jié)果如圖5所示，F(xiàn)PGA可正常工作的最小主時鐘周期為17.785 ns，即最大主時鐘頻率為56.22 MHz。

功耗分析結(jié)果如圖6所示，總功耗為1.793W。

利用某原理樣機的硬件平臺對FPGA設(shè)計進(jìn)行了實際信號的參數(shù)測量試驗，測量精度達(dá)到預(yù)期的要求。FPGA設(shè)計通過ISE的軟件分析和下載到硬件中的實際信號測試，測試內(nèi)容覆蓋了FPGA設(shè)計中的所有模塊，有效地檢驗了FPGA設(shè)計的功能和性能，測試結(jié)果滿足實際要求。

5 結(jié)束語

本文介紹了一種適用于寬頻率范圍的小衛(wèi)星平臺的通信信號偵察信號處理方案，基于數(shù)字下變頻和FFT譜分析算法完成方案中的FPGA設(shè)計、編程、實現(xiàn)。經(jīng)過FPGA開發(fā)軟件ISE的分析，該FPGA設(shè)計占用資源少、功耗低，為同類某地面產(chǎn)品的四分之一左右。下載到硬件后，用實際信號測試也達(dá)到較高精度，已能滿足小衛(wèi)星通偵察載荷的實戰(zhàn)要求，具有很強的實用性和通用性。另外，文中一些設(shè)計思路對衛(wèi)星平臺上通信、測控等設(shè)備的FPGA設(shè)計也有一定的借鑒價值。下一步的工作可根據(jù)工程實際需要，調(diào)整采樣率、抽取倍數(shù)、濾波器系數(shù)等工作參數(shù)，增加抗單粒子翻轉(zhuǎn)的冗余設(shè)計，并通過優(yōu)化設(shè)計提高FPGA工作時鐘等指標(biāo)。

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ZHANG Han-song was born in Liuzhou，Guangxi Zhuang Autonomous Region，in 1978.He received the B.S.degree froMHarbin Engineering University in 2001.He is now an engineer.His research interests include systeMdesign technology，communication signal processing，etc.

Email：zhs4321＠sina.com

Signal Processing Design of W ide Frequency Range Moonlet-based Communications Reconnaissance

ZHANG Han-song
（Southwest China Institute of Electronic Technology，Chengdu 610036，China）

According to the growing demand ofmoonlet-based electronic reconnaissance equipment，a signal processing design scheme forwide frequency range communication reconnaissance is proposed in which the complex functions such as signals digital down conversion，spectruManalysis，data storage and transfer are realized in a low density FPGA（Field-Programmable Gate Array）.Filters and memories are used repeatedly in the FPGA to take full advantage of resources and reduce the number of components，so thatminiaturization，low power consumption，full functions，high efficiency formoonlet-based equipment are achieved.The feasibility of the scheme is verified by test.

moonlet-based communiation reconnaissance；signal processing；filter bank；digital down conversion

date：2012－11－08；Revised date：2013－04－10

??通訊作者：zhs4321＠sina.coMCorresponding author：zhs4321＠sina.com

TN971

A

1001－893X（2013）06－0745－05

張寒松（1978—），男，廣西柳州人，2001年于哈爾濱工程大學(xué)獲工學(xué)學(xué)士學(xué)位，現(xiàn)為工程師，主要從事系統(tǒng)總體技術(shù)、通信信號處理等方面的研究。

10.3969／j.issn.1001－893x.2013.06.014

2012－11－08；

2013－04－10