廣州數(shù)控設(shè)備有限公司 張運(yùn)安

1.前言

數(shù)控機(jī)床是現(xiàn)代制造技術(shù)中的重要組成部分，是裝備制造業(yè)的工作母機(jī)。當(dāng)今世界，數(shù)控機(jī)床的水平和擁有量，已經(jīng)成為衡量一個(gè)國(guó)家制造業(yè)水平、工業(yè)現(xiàn)代化程度和國(guó)家綜合競(jìng)爭(zhēng)力的重要指標(biāo)。數(shù)控技術(shù)是由機(jī)械學(xué)、控制論、電子學(xué)、計(jì)算機(jī)科學(xué)四大基礎(chǔ)學(xué)科發(fā)展起來的一門綜合性的新型學(xué)科。

數(shù)控系統(tǒng)的性能不斷向高速、高精度、高效、高可靠性的趨勢(shì)發(fā)展。數(shù)控系統(tǒng)是數(shù)控機(jī)床中的核心裝置，而插補(bǔ)器又是數(shù)控系統(tǒng)的主要功能部件。下面主要介紹硬件插補(bǔ)器中常用到的二進(jìn)制脈沖乘法器。

2.插補(bǔ)原理

眾所周知，插補(bǔ)就是數(shù)控系統(tǒng)依據(jù)編程時(shí)的有限數(shù)據(jù)，按照一定方法產(chǎn)生基本線型（直線和圓弧等），并以此為基礎(chǔ)完成所需要輪廓軌跡的加工擬合工作。插補(bǔ)是數(shù)控系統(tǒng)的主要功能，它的性能直接影響數(shù)控機(jī)床加工的質(zhì)量和效率。目前應(yīng)用的插補(bǔ)方法分為脈沖增量插補(bǔ)和數(shù)字增量插補(bǔ)兩大類。

現(xiàn)代經(jīng)濟(jì)型、普及型數(shù)控系統(tǒng)多采用軟件粗插補(bǔ)和硬件精插補(bǔ)相結(jié)合的設(shè)計(jì)方法，而且較多采用16位或32位的CPU加上大規(guī)?？删幊踢壿嬈骷﨏PLD或FPGA為主的硬件架構(gòu)，其插補(bǔ)運(yùn)動(dòng)主要由軟硬件協(xié)調(diào)配合完成。即軟件只要將下一個(gè)插補(bǔ)周期內(nèi)每個(gè)進(jìn)給軸的插補(bǔ)運(yùn)動(dòng)數(shù)據(jù)計(jì)算好，然后就可通過數(shù)據(jù)總線送給CPLD或FPGA內(nèi)的精插補(bǔ)器。精插補(bǔ)器接著在一個(gè)插補(bǔ)周期內(nèi)均勻地發(fā)出相應(yīng)數(shù)量的脈沖，以此同時(shí)驅(qū)動(dòng)每個(gè)進(jìn)給軸做出相應(yīng)的插補(bǔ)運(yùn)動(dòng)，通過運(yùn)動(dòng)合成后形成工件的加工軌跡。精插補(bǔ)器發(fā)完脈沖后產(chǎn)生一中斷信號(hào)，通知CPU繼續(xù)送插補(bǔ)數(shù)據(jù)給它的二級(jí)數(shù)據(jù)緩沖區(qū)，如此過程循環(huán)不斷直至完成相應(yīng)的加工指令。數(shù)字脈沖乘法器又稱二進(jìn)制比例乘法器（Binary Rate Multiplier--BRM），它是數(shù)控機(jī)床上最簡(jiǎn)單的直線插補(bǔ)器，它可以方便地實(shí)現(xiàn)多坐標(biāo)直線插補(bǔ)。數(shù)字脈沖乘法器是精插器的關(guān)鍵部件，實(shí)質(zhì)上它主要完成在一個(gè)插補(bǔ)周期內(nèi)將插補(bǔ)數(shù)據(jù)轉(zhuǎn)化為相應(yīng)數(shù)量的均勻脈沖輸出的功能，也就是脈沖發(fā)生器。

3.脈沖乘法器的邏輯原理和設(shè)計(jì)實(shí)現(xiàn)

在TTL和CMOS集成電路中，CD4089是四位二進(jìn)制比例乘法器。CD4089的主要功能是輸出的脈沖數(shù)等于輸入時(shí)鐘脈沖數(shù)乘以一個(gè)系數(shù)，該系數(shù)的范圍為1/16-15/16，系數(shù)由四位二進(jìn)制輸入端A0-A3置數(shù)確定。如當(dāng)數(shù)量為13（A3A2A1A0=1101）時(shí)，則每輸入16個(gè)時(shí)鐘脈沖，在輸出端可得到13個(gè)脈沖。該比例乘法器可完成多種數(shù)學(xué)運(yùn)算。這里不做詳細(xì)說明，可參考其手冊(cè)。

圖1 脈沖乘法器

從CD4089的四位二進(jìn)制比例乘法器的邏輯圖可以推廣到N位二進(jìn)制比例乘法器的一般邏輯原理。其實(shí)質(zhì)就是由一個(gè)N位脈沖分頻器（即二進(jìn)制計(jì)數(shù)器）和一個(gè)N位的乘法門矩陣所組成的邏輯電路。其邏輯功能就是將輸入的二進(jìn)制數(shù)轉(zhuǎn)換為對(duì)應(yīng)數(shù)量的脈沖進(jìn)行輸出，如圖1所示。可見此N位數(shù)字脈沖乘法器中的N位分頻器在一次循環(huán)中，它的各級(jí)觸發(fā)器都按照2n-1，2n-2，…，21，20的規(guī)律將輸出脈沖送到各級(jí)乘法門Gn，Gn-1，Gn-2，…，G2，G1（即與門）的輸入端，各乘法門的輸出和輸入之間有如下的邏輯關(guān)系；

比較可知，這里增加了一個(gè)條件，分頻器各輸出端按2n-1，2n-2，…，21，20的規(guī)律送出的脈沖能否通過這些與門，取決與該與門的另一輸入端是否具備開門條件，即由數(shù)字A（被乘數(shù)）控制。若A是用二進(jìn)制表示；〔A〕2=AnAn-1…Ai…A2A1

顯然二進(jìn)制A中的某一位數(shù)Ai只能取1或0值，當(dāng)其為0時(shí)相應(yīng)的與門關(guān)閉；當(dāng)其為1時(shí)相應(yīng)的與門打開，因此在一個(gè)程序間隔時(shí)間內(nèi)，圖1中或門輸出的脈沖數(shù)S應(yīng)為：

上式說明：脈沖乘法器在一個(gè)程序間隔時(shí)間內(nèi)，輸出的脈沖總數(shù)S等于控制端的二進(jìn)制數(shù)A。在固定的程序周期內(nèi)，改變控制量A就能同時(shí)改變脈沖數(shù)及脈沖的頻率，這意味著可以應(yīng)用來控制步進(jìn)電機(jī)的轉(zhuǎn)速和位置。根據(jù)以上的邏輯原理分析，我們可以用硬件描述語言VHDL實(shí)現(xiàn)二進(jìn)制脈沖乘法器的邏輯功能。詳細(xì)實(shí)現(xiàn)代碼這里就不具體介紹了。

圖2 十六位二進(jìn)制脈沖乘法器結(jié)構(gòu)圖

圖3 實(shí)用型數(shù)字脈沖發(fā)生器結(jié)構(gòu)圖

圖4 實(shí)用型數(shù)字脈沖發(fā)生器的邏輯原理圖

實(shí)用型數(shù)字脈沖發(fā)生器（如圖3所示）由五個(gè)邏輯模塊組成（如圖4所示），其中counter16為分頻器模塊（實(shí)質(zhì)是十六位同步計(jì)數(shù)器），latch16為十六位二級(jí)數(shù)據(jù)緩沖鎖存器，plus_outok為十六位二進(jìn)制脈沖乘法器（如圖2所示），divfre32為脈沖均勻器，explus為固定脈寬生成器。輸入輸出信號(hào)說明：IN[12…1]是12位控制數(shù)據(jù)輸入端，即在一個(gè)插補(bǔ)周期內(nèi)最多輸出212-1=4095個(gè)脈沖；OPEN是脈沖輸出啟動(dòng)控制端；LOAD是控制數(shù)據(jù)自動(dòng)裝載輸入端；ENA是脈沖發(fā)生器使能控制端；/CLEAR是全局復(fù)位信號(hào)端；CLOCK、CLK4M、CLKIN都是不同頻率的時(shí)鐘信號(hào)，其中CLK4M、CLKIN由CLOCK分頻可得；PLUS是脈沖信號(hào)輸出端；PLUS_END則是程序周期結(jié)束信號(hào)輸出，也稱插補(bǔ)周期中斷輸出信號(hào)，可用來向CPU發(fā)出中斷信號(hào)，CPU在中斷服務(wù)程序中可繼續(xù)發(fā)送下一插補(bǔ)周期的控制數(shù)據(jù)，因此可連續(xù)不斷地改變步進(jìn)電機(jī)的速度和位置，直到終點(diǎn)坐標(biāo)位置為止。其他邏輯模塊的原理及實(shí)現(xiàn)這里不作詳細(xì)說明了。注意：由于使用脈沖乘法器產(chǎn)生的脈沖串在時(shí)間上分布是不均勻的，這種不均勻的脈沖序列將使驅(qū)動(dòng)電機(jī)運(yùn)動(dòng)速度不均勻，而且引起所插補(bǔ)的折線與實(shí)際直線的偏差增大，從而降低了數(shù)控系統(tǒng)的加工精度。因此要在脈沖輸出端增加均勻化處理電路，均勻器實(shí)際上是一個(gè)二進(jìn)制分頻器，一般采用2級(jí)或3級(jí)（即分頻系數(shù)為4或8），但是使用脈沖均勻器必須相應(yīng)提高CLKIN輸入的頻率（前提是設(shè)計(jì)的最高脈沖輸出頻率不變）。脈沖輸出頻率的計(jì)算公式：

（PPS）式中Fclk為輸入時(shí)鐘頻率；R0為倍乘系數(shù)，一般為1、2、4、8、16；A為控制變量脈沖數(shù)，數(shù)量范圍與脈沖乘法器的位數(shù)有關(guān)，這里為0-4095；K0則為插補(bǔ)周期的倒數(shù)，一般為固定常數(shù)，設(shè)T0=1/K0，則T0就是插補(bǔ)周期，一般取1ms或2ms或4ms或8ms為一周期。

例如：令Fclk=32.768MHZ，T0=8ms，則R0=4，K0=125，F(xiàn)out=125·A，F(xiàn)out輸出的最大頻率為512KHZ。由計(jì)算公式還可知，提高K0或A都能提高最大輸出頻率，但Fclk也得相應(yīng)提高輸入頻率，通常為二的倍數(shù)，況且插補(bǔ)周期一般不宜頻繁變化。

4.結(jié)束語

實(shí)用型數(shù)字脈沖發(fā)生器結(jié)合控制邏輯電路就能組成精插補(bǔ)器，并可以應(yīng)用到實(shí)際的項(xiàng)目設(shè)計(jì)中。軟件粗插補(bǔ)和硬件精插補(bǔ)技術(shù)相結(jié)合，將很大提高插補(bǔ)運(yùn)算的速度和效率，以及提高了插補(bǔ)的精度。實(shí)踐證明，此法簡(jiǎn)單可靠，輸出脈沖非常均勻，已經(jīng)成功應(yīng)用于實(shí)現(xiàn)μ級(jí)精度的經(jīng)濟(jì)型車床數(shù)控系統(tǒng)GSK928TC-2，該系統(tǒng)已批量投產(chǎn)，各項(xiàng)關(guān)鍵設(shè)計(jì)指標(biāo)（加工速度、加工精度、穩(wěn)定性和可靠性）都達(dá)到預(yù)期的設(shè)計(jì)要求。

[1] 宋本基,張銘鈞.數(shù)控技術(shù)[M].哈爾濱:哈爾濱工程大學(xué)出版社,1999(3).

[2] 夏宇聞.Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程[M].北京:北京航空航天大學(xué)出版社,2003(7).