盤承軍

（柳州職業(yè)技術(shù)學(xué)院電子信息工程系，廣西 柳州 545006）

1 前言

EDA技術(shù)是一種以計(jì)算機(jī)為載體工具，設(shè)計(jì)者在它的軟件平臺上，利用VHDL硬件描述語言完成設(shè)計(jì)文件，然后通過計(jì)算機(jī)自動地完成整個(gè)目標(biāo)芯片的邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真工作。該技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，提供芯片的設(shè)計(jì)速度，大大減輕了設(shè)計(jì)者的勞動強(qiáng)度，是高校電子信息類專業(yè)實(shí)驗(yàn)的很受歡迎的工具。但是隨著 EDA綜合實(shí)驗(yàn)對實(shí)驗(yàn)平臺的要求越來越高，過去傳統(tǒng)的EDA實(shí)驗(yàn)往往僅限于一些簡單的FPGA程序設(shè)計(jì)，如顯示燈的控制、譯碼器的設(shè)計(jì)、簡單組合邏輯或時(shí)序邏輯設(shè)計(jì)。這種針對一些簡單的 EDA實(shí)驗(yàn)所開發(fā)的實(shí)驗(yàn)平臺，結(jié)構(gòu)相對簡單，實(shí)驗(yàn)平臺中所能夠提供可編程邏輯資源和外圍接口都較為簡單。因此，這種相對簡單的 EDA實(shí)驗(yàn)平臺只能滿足一些入門的 EDA實(shí)驗(yàn)需求。然而，近年來隨著可編程邏輯器件的應(yīng)用越來越廣泛，在可編程邏輯芯片中的邏輯資源越來越豐富，使得人們可以應(yīng)用高端的FPGA芯片開發(fā)和實(shí)現(xiàn)越來越多的非常復(fù)雜的應(yīng)用場合。也能夠利用可編程邏輯器件完成一些專用的高性能密集計(jì)算。極大地拓展了可編程邏輯器件的應(yīng)用場合。為了能夠針對這種復(fù)雜的應(yīng)用提供相應(yīng)的 EDA實(shí)驗(yàn)平臺，傳統(tǒng)的基于相對簡單的可編程邏輯器件構(gòu)成的 EDA實(shí)驗(yàn)平臺已經(jīng)不能夠滿足應(yīng)用的需求。必須根據(jù)當(dāng)前 EDA應(yīng)用的現(xiàn)狀和發(fā)展趨勢設(shè)計(jì)及構(gòu)造新型的EDA實(shí)驗(yàn)平臺，使其能夠?yàn)橛脩糸_發(fā)和設(shè)計(jì)功能強(qiáng)大、結(jié)構(gòu)復(fù)雜的EDA應(yīng)用提供良好的實(shí)驗(yàn)平臺。

2 設(shè)計(jì)思路

目前，傳統(tǒng)型的實(shí)驗(yàn)平臺往往是給用戶提供一種驗(yàn)證性的實(shí)驗(yàn)平臺，這種實(shí)驗(yàn)平臺在功能上主要是能夠?yàn)橛脩籼峁└鞣N EDA常見的以及典型的開發(fā)和應(yīng)用的設(shè)計(jì)平臺，使得用戶利用這種 EDA實(shí)驗(yàn)平臺能夠完成諸如簡單組合邏輯控制電路設(shè)計(jì)、簡單時(shí)序邏輯控制電路設(shè)計(jì)、低速的存儲芯片訪問時(shí)序設(shè)計(jì)以及相對復(fù)雜一些（如交通信號燈）的控制實(shí)驗(yàn)。這種EDA實(shí)驗(yàn)的目的僅僅是為了讓使用者掌握EDA設(shè)計(jì)的一些基本設(shè)計(jì)原理和基本開發(fā)工具的應(yīng)用，即不涉及高速、高性能的EDA應(yīng)用設(shè)計(jì)。因此，傳統(tǒng)的EDA實(shí)驗(yàn)平臺往往只能夠滿足一些初級用戶的應(yīng)用需求。本文設(shè)計(jì)平臺的目的是為一些高性能、綜合性的EDA應(yīng)用提供與之相適應(yīng)的EDA實(shí)驗(yàn)平臺。使用戶通過在這種綜合型的 EDA實(shí)驗(yàn)平臺上進(jìn)行試驗(yàn)和訓(xùn)練之后能夠較快地滿足 EDA綜合設(shè)計(jì)及應(yīng)用人才培養(yǎng)的需求。本發(fā)明設(shè)計(jì)的 EDA綜合實(shí)驗(yàn)平臺目的是為了給用戶進(jìn)行一些復(fù)雜、高性能的 EDA開發(fā)及設(shè)計(jì)提供相應(yīng)的實(shí)驗(yàn)及練習(xí)平臺，使得用戶在該實(shí)驗(yàn)平臺中能夠?qū)崿F(xiàn)與真實(shí)的高性能EDA開發(fā)及設(shè)計(jì)的應(yīng)用環(huán)境相類似的模擬訓(xùn)練平臺。

3 設(shè)計(jì)原理

根據(jù)上述的設(shè)計(jì)思想，本文所設(shè)計(jì)的平臺的設(shè)計(jì)原理如下：

首先，選用高性能的可編程邏輯芯片構(gòu)建 EDA實(shí)驗(yàn)核心處理器（如圖1所示）。在此基礎(chǔ)上，在可編程邏輯器件FPGA芯片的外圍設(shè)計(jì)一些常用的應(yīng)用接口，如LED接口、LCD接口、VGA接口、存儲器接口、PCIE接口等等，給用戶進(jìn)行一些常用的 EDA訪問控制實(shí)驗(yàn)提供硬件條件。另一方面，在所構(gòu)建EDA實(shí)驗(yàn)平臺中設(shè)計(jì)大量的標(biāo)準(zhǔn)的 I/O控制接口。所有這些I/O控制接口可以通過邏輯復(fù)用重新定義的方式對每一個(gè)I/O端口賦予不同的含義，使得通過這些標(biāo)準(zhǔn)的 I/O接口能夠在EDA實(shí)驗(yàn)板的外圍連接多種不同的外設(shè)單元，使得該EDA實(shí)驗(yàn)平臺能夠針對一些椅子甚至位置的外圍控制器實(shí)現(xiàn)數(shù)據(jù)的交換及命令的控制。同時(shí)，由于該實(shí)驗(yàn)平臺采用的FPGA芯片是高性能的FPGA芯片，因此在該實(shí)驗(yàn)平臺中能夠?yàn)橛脩糸_發(fā)及設(shè)計(jì)一些高性能密集計(jì)算的實(shí)驗(yàn)提供硬件資源。

從該圖中可以看出，本文構(gòu)建的 EDA綜合實(shí)驗(yàn)平臺在結(jié)構(gòu)上主要包括基于Xilinx VertexV6-240t芯片為實(shí)驗(yàn)平臺的處理核心。用戶所開展的各種 EDA實(shí)驗(yàn)內(nèi)容都將在該芯片內(nèi)通過硬件描述語言設(shè)計(jì)的程序進(jìn)行實(shí)現(xiàn)，在FPGA芯片外部設(shè)計(jì)了存儲芯片陣列。存儲芯片能夠?yàn)橛脩糸_展各種存儲訪問實(shí)驗(yàn)提供硬件條件。除此之外，還有 LED模塊、LCD模塊和VGA模塊，這三個(gè)模塊都是可以作為顯示控制的EDA實(shí)驗(yàn)硬件資源。通過用戶在FPGA中開發(fā)相應(yīng)的訪問控制程序，能夠分別實(shí)現(xiàn)對這三類外圍顯示模塊的控制及信號的顯示。除此之外，F(xiàn)PGA芯片通過硬布線的方式直接與PCIE接口相連，使得用戶能夠在該EDA實(shí)驗(yàn)平臺中直接開發(fā)面向高速PCIE傳輸?shù)脑囼?yàn)程序，設(shè)計(jì)及實(shí)現(xiàn)與PCIE接口的數(shù)據(jù)交換程序。同時(shí)，利用PCIE接口還能夠?yàn)橛脩糸_發(fā)及設(shè)計(jì)DMA程序提供硬件資源。在（如圖1）所示實(shí)驗(yàn)平臺的另一側(cè)，設(shè)計(jì)了大量的標(biāo)準(zhǔn)通用接口。標(biāo)準(zhǔn)通用接口由24位的數(shù)據(jù)線、16位的地址線、8位的控制線以及一個(gè)時(shí)鐘信號線所組成，所有這些連線一端直接與FPGA芯片相連。通過這一標(biāo)準(zhǔn)的接口復(fù)用定義，用戶可以在接口的外圍連接多種不同型號、不同類型的外圍電路。實(shí)現(xiàn)該綜合實(shí)驗(yàn)平臺對外部不同接口電路的訪問與控制。

4 系統(tǒng)實(shí)現(xiàn)

根據(jù)上述的設(shè)計(jì)原理，我們結(jié)合 EDA綜合實(shí)驗(yàn)平臺的應(yīng)用實(shí)例分析該實(shí)驗(yàn)平臺的內(nèi)部結(jié)構(gòu)和實(shí)現(xiàn)方法。

（1）首先，用戶使用該實(shí)驗(yàn)平臺，進(jìn)行高性能密集計(jì)算的時(shí)候，通過 JTAG接口將用戶編好的 EDA實(shí)驗(yàn)程序加載至FPGA芯片中。利用FPGA中豐富的計(jì)算資源完成預(yù)期設(shè)計(jì)的高性能密集計(jì)算任務(wù)。由于高性能密集計(jì)算與外圍電路基本沒有關(guān)聯(lián)，因此，對高性能密集計(jì)算的 EDA實(shí)驗(yàn)只需要用戶對高性能密集計(jì)算的程序進(jìn)行科學(xué)地設(shè)計(jì)，并通過仿真測試，則即可在該實(shí)驗(yàn)平臺進(jìn)行實(shí)驗(yàn)驗(yàn)證。當(dāng)用戶需要進(jìn)行PCIE接口程序的開發(fā)并進(jìn)行實(shí)驗(yàn)驗(yàn)證時(shí)，可以將用戶編寫的 EDA實(shí)驗(yàn)程序加載至FPGA中之后，在FPGA內(nèi)部開發(fā)PCIE接口程序。也可以直接在FPGA芯片中加載PCIE核，由PCIE核完成PCIE接口通訊的主要任務(wù)。用戶在FPGA芯片中可以開發(fā)FPGA與PCIE的數(shù)據(jù)及通訊交換的程序，在PCIE中設(shè)計(jì)不同的通訊模式（如PIO模式、DMA模式）。采用不同的通訊模式，使用戶獲得對PCIE的不同訪問速度。從而實(shí)現(xiàn)針對PCIE程序開發(fā)的實(shí)驗(yàn)與驗(yàn)證。

（2）其次， 當(dāng)用戶需要應(yīng)用該實(shí)驗(yàn)平臺進(jìn)行存儲訪問實(shí)驗(yàn)時(shí)，可以由用戶編寫FPGA測試程序，加載至EDA實(shí)驗(yàn)平臺，并通過實(shí)驗(yàn)平臺中所提供的存儲器陣列實(shí)現(xiàn)從FPGA到存儲陣列的訪問與控制。當(dāng)用戶需要進(jìn)行數(shù)據(jù)輸出實(shí)驗(yàn)測試時(shí)，可以由用戶選擇需要使用的輸出設(shè)備，在該實(shí)驗(yàn)平臺中通過FPGA程序的執(zhí)行將用戶運(yùn)行的數(shù)據(jù)結(jié)果輸出至 LED、LCD或VGA終端接口。選擇不同的輸出設(shè)備時(shí)，用戶需要針對不同的設(shè)備開發(fā)相應(yīng)的FPGA程序。使得FPGA輸出的數(shù)據(jù)能夠符合其所連接的輸出顯示設(shè)備要求的數(shù)據(jù)格式。

（3）之后，當(dāng)用戶需要在EDA實(shí)驗(yàn)平臺中連接其他的一些用戶自定義的外圍電路，并實(shí)現(xiàn)對外圍功能電路的連接與測試時(shí)，首先需要將所連接的外圍設(shè)備的接口連接至 EDA實(shí)驗(yàn)平臺的標(biāo)準(zhǔn)I/O接口上。由于該實(shí)驗(yàn)平臺提供了24 bit的數(shù)據(jù)接口、16 bit的地址線、8 bit的控制線和一個(gè)時(shí)鐘線。因此，在外圍電路模塊連接在EDA標(biāo)準(zhǔn)I/O接口上時(shí)，需要根據(jù)外圍電路接口的信號線類型不同，分別連接至 EDA實(shí)驗(yàn)平臺的數(shù)據(jù)、地址、時(shí)鐘或控制線上。如果外圍電路的接口連線少于EDA實(shí)驗(yàn)平臺所提供的I/O接口線的數(shù)目，此時(shí)，只需要在EDA實(shí)驗(yàn)平臺中針對實(shí)際使用的I/O端口線進(jìn)行功能定義即可。當(dāng)外圍功能模塊的接口電路連接至 EDA實(shí)驗(yàn)平臺的標(biāo)準(zhǔn) I/O接口之后，根據(jù)外圍功能電路模塊的接口信號線的定義要求，對EDA實(shí)驗(yàn)平臺標(biāo)準(zhǔn)I/O接口進(jìn)行相關(guān)的定義。

5 性能分析

Xilinx(賽靈思)是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商，成立于 1984年。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級功能的 IP（Intellectual Property）核。客戶使用 Xilinx及其合作伙伴的自動化軟件工具和IP核對器件進(jìn)行編程，從而完成特定的邏輯操作。公司首創(chuàng)了現(xiàn)場可編程邏輯陣列（FPGA）的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品，它的可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時(shí)間并加快了產(chǎn)品面市的速度，從而減小了制造商的風(fēng)險(xiǎn)。本文平臺設(shè)計(jì)中采用的 Virtex系列芯片是 Xilinx的高端產(chǎn)品，Virtex-4系列均采用統(tǒng)一架構(gòu)，工藝均為28nm，使客戶在功能方面收放自如，既能降低成本和功耗，也能提高性能和容量，從而降低低成本和高性能系列產(chǎn)品的開發(fā)部署投資，從而進(jìn)一步提高平臺性能。具體表現(xiàn)如下：基于 Xilinx VertexV6-240t的綜合實(shí)驗(yàn)平臺，其特征是由 Xilinx VertexV6-240t FPGA芯片作為EDA實(shí)驗(yàn)平臺的核心芯片。EDA綜合實(shí)驗(yàn)平臺可以利用該芯片內(nèi)部豐富的可編程邏輯資源和存儲資源能夠?qū)崿F(xiàn)對各種復(fù)雜外圍接口電路的迅速與準(zhǔn)確的控制。EDA綜合實(shí)驗(yàn)平臺中包括存儲陣列，存儲陣列的數(shù)據(jù)線、地址線、時(shí)鐘和訪問控制線，分別連接至FPGA芯片上。由FPGA向存儲陣列發(fā)出各種訪問操作命令，能夠快速實(shí)現(xiàn)對存儲陣列的數(shù)據(jù)直接讀、寫等各種訪問操作。

6 結(jié)束語

本文詳細(xì)介紹了一種基于Xilinx VertexV6-240t芯片的EDA 教學(xué)實(shí)驗(yàn)平臺的設(shè)計(jì)與實(shí)現(xiàn)方案。該實(shí)驗(yàn)平臺的擴(kuò)展性好，功能齊全、使用方便，平臺為 EAD相關(guān)課程實(shí)驗(yàn)提供了豐富的外圍設(shè)備及各種常用外部設(shè)備的端口, 平臺的投入應(yīng)用不僅可用于與電子應(yīng)用技術(shù)專業(yè)、通信專業(yè)、計(jì)算機(jī)專業(yè)相關(guān)的各類EDA 教學(xué)的實(shí)驗(yàn)與演示, 還可用于相關(guān)電子信息類專業(yè)基于CPLD 的各種復(fù)雜數(shù)字系統(tǒng)的開發(fā)，為高校電子信息類實(shí)驗(yàn)平臺的開發(fā)與應(yīng)用提高先進(jìn)的指導(dǎo)思想與開發(fā)理念，大大改善學(xué)生的創(chuàng)新能力培養(yǎng)水平。

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